1663 lines
134 KiB
C
1663 lines
134 KiB
C
/*
|
|
---------------------------------------------------------------------------------
|
|
-- --
|
|
-- (C) COPYRIGHT 2002-2011 BLX IC DESIGN CORP., LTD --
|
|
-- ALL RIGHTS RESERVED --
|
|
-- --
|
|
-- This file and the associated documentation are confidential and proprietary --
|
|
-- to BLX IC Design Corp., Ltd. Your use or disclosure of this file is subject --
|
|
-- to the terms and conditions of a written license agreement between you, or --
|
|
-- your company, and BLX IC Design Corp., Ltd. --
|
|
-- --
|
|
-- The entire notice above must be reproduced on all authorized copies. --
|
|
---------------------------------------------------------------------------------
|
|
*/
|
|
/*
|
|
---------------------------------------------------------------------------------
|
|
--
|
|
-- Function Description:
|
|
-- All global macro definitions in GSC3280 chip are included in this file for
|
|
-- better consistency and maintainence.
|
|
-- To improve the readibility, the definitions are separated into several groups
|
|
-- based on their functional attributes.
|
|
-- The defintions are summarized into the following groups.
|
|
-- definition group 1: the base address definition of memory-mapped registers
|
|
-- definition group 2: the individual memory-mapped register address defintions.
|
|
-- definition group 3: interrupt sources definition
|
|
--
|
|
---------------------------------------------------------------------------------
|
|
*/
|
|
/*
|
|
---------------------------------------------------------------------------------
|
|
--
|
|
-- Revision History:
|
|
-- 2011-08-11: initial version, by Hailin Huang
|
|
-- 2011-10-14: add 7816 register address, by Cao Hao
|
|
-- 2011-12-16: add timer & watchdog by Peng Yin
|
|
-- 2012-01-18: add dw_gmac by Zhang Xiaobo
|
|
-- 2012-03-17: add i2c by Cao Hao
|
|
-- 2012-04-18: add gpio by Cao Hao
|
|
---------------------------------------------------------------------------------
|
|
*/
|
|
|
|
#ifndef GSC3280_DEFINE
|
|
#define GSC3280_DEFINE
|
|
#define GSC3280_USB_BASEADDR 0xBC000000
|
|
#define GSC3280_LCDC_BASEADDR 0xBC040000
|
|
#define GSC3280_DMA_BASEADDR 0xBC042000
|
|
#define GSC3280_NFC_BASEADDR 0xBC044000
|
|
#define GSC3280_SDIO_BASEADDR 0xBC046000
|
|
#define GSC3280_ICTL_BASEADDR 0xBC048000
|
|
#define GSC3280_SYSCTL_BASEADDR 0xBC04A000
|
|
#define GSC3280_SPI1_BASEADDR 0xBC04C000
|
|
#define GSC3280_EMICFG_BASEADDR 0xBC04E000
|
|
#define GSC3280_EMIMEM_BASEADDR 0x1DC00000
|
|
#define GSC3280_CAN_BASEADDR 0xBC100000
|
|
#define GSC3280_SPI0_BASEADDR 0xBC101000
|
|
#define GSC3280_KEYPAD_BASEADDR 0xBC102000
|
|
#define GSC3280_SCI0_BASEADDR 0xBC103000
|
|
#define GSC3280_SCI1_BASEADDR 0xBC104000
|
|
#define GSC3280_PWM_BASEADDR 0xBC105000
|
|
#define GSC3280_PS2_0_BASEADDR 0xBC106000
|
|
#define GSC3280_PS2_1_BASEADDR 0xBC107000
|
|
#define GSC3280_UART0_BASEADDR 0xBC108000
|
|
#define GSC3280_UART1_BASEADDR 0xBC109000
|
|
#define GSC3280_UART2_BASEADDR 0xBC10A000
|
|
#define GSC3280_UART3_BASEADDR 0xBC10B000
|
|
#define GSC3280_UART4_BASEADDR 0xBC10C000
|
|
#define GSC3280_UART5_BASEADDR 0xBC10D000
|
|
#define GSC3280_UART6_BASEADDR 0xBC10E000
|
|
#define GSC3280_UART7_BASEADDR 0xBC10F000
|
|
#define GSC3280_GPIO_BASEADDR 0xBC110000
|
|
#define GSC3280_I2C_BASEADDR 0xBC111000
|
|
#define GSC3280_I2S_BASEADDR 0xBC112000
|
|
#define GSC3280_DDR2_BASEADDR 0xBC113000
|
|
#define GSC3280_TIMER_BASEADDR 0xBC114000
|
|
#define GSC3280_WATCHDOG_BASEADDR 0xBC115000
|
|
#define GSC3280_DDR2_PHY_BASEADDR 0xBC116000
|
|
|
|
#define GSC3280_MAC_MAC_BASEADDR 0xBC117000
|
|
#define GSC3280_MAC_DMA_BASEADDR 0xBC118000
|
|
#define GSC3280_REGADDR_USB_GOTGCTL GSC3280_USB_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_USB_GOTGINT GSC3280_USB_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_USB_GAHBCFG GSC3280_USB_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_USB_GUSBCFG GSC3280_USB_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_USB_GRSTCTL GSC3280_USB_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_USB_GINTSTS GSC3280_USB_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_USB_GINTMSK GSC3280_USB_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_USB_GRXSTSR GSC3280_USB_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_USB_GRXSTSP GSC3280_USB_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_USB_GRXFSIZ GSC3280_USB_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_USB_GNPTXFSIZ GSC3280_USB_BASEADDR+0x00000028
|
|
#define GSC3280_REGADDR_USB_GNPTXSTS GSC3280_USB_BASEADDR+0x0000002C
|
|
#define GSC3280_REGADDR_USB_GI2CCTL GSC3280_USB_BASEADDR+0x00000030
|
|
#define GSC3280_REGADDR_USB_GPVNDCTL GSC3280_USB_BASEADDR+0x00000034
|
|
#define GSC3280_REGADDR_USB_GGPIO GSC3280_USB_BASEADDR+0x00000038
|
|
#define GSC3280_REGADDR_USB_GUID GSC3280_USB_BASEADDR+0x0000003C
|
|
#define GSC3280_REGADDR_USB_GSNPSID GSC3280_USB_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_USB_GHWCFG1 GSC3280_USB_BASEADDR+0x00000044
|
|
#define GSC3280_REGADDR_USB_GHWCFG2 GSC3280_USB_BASEADDR+0x00000048
|
|
#define GSC3280_REGADDR_USB_GHWCFG3 GSC3280_USB_BASEADDR+0x0000004C
|
|
#define GSC3280_REGADDR_USB_GHWCFG4 GSC3280_USB_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_USB_GLPMCFG GSC3280_USB_BASEADDR+0x00000054
|
|
#define GSC3280_REGADDR_USB_GPWRDN GSC3280_USB_BASEADDR+0x00000058
|
|
#define GSC3280_REGADDR_USB_GDFIFOCFG GSC3280_USB_BASEADDR+0x0000005C
|
|
#define GSC3280_REGADDR_USB_GADPCTL GSC3280_USB_BASEADDR+0x00000060
|
|
#define GSC3280_REGADDR_USB_HPTXFSIZ GSC3280_USB_BASEADDR+0x00000100
|
|
#define GSC3280_REGADDR_USB_DIEPTXF1 GSC3280_USB_BASEADDR+0x00000104
|
|
#define GSC3280_REGADDR_USB_DIEPTXF2 GSC3280_USB_BASEADDR+0x00000108
|
|
#define GSC3280_REGADDR_USB_DIEPTXF3 GSC3280_USB_BASEADDR+0x0000010C
|
|
#define GSC3280_REGADDR_USB_DIEPTXF4 GSC3280_USB_BASEADDR+0x00000110
|
|
#define GSC3280_REGADDR_USB_DIEPTXF5 GSC3280_USB_BASEADDR+0x00000114
|
|
#define GSC3280_REGADDR_USB_DIEPTXF6 GSC3280_USB_BASEADDR+0x00000118
|
|
#define GSC3280_REGADDR_USB_DIEPTXF7 GSC3280_USB_BASEADDR+0x0000011C
|
|
#define GSC3280_REGADDR_USB_DIEPTXF8 GSC3280_USB_BASEADDR+0x00000120
|
|
#define GSC3280_REGADDR_USB_DIEPTXF9 GSC3280_USB_BASEADDR+0x00000124
|
|
#define GSC3280_REGADDR_USB_DIEPTXF10 GSC3280_USB_BASEADDR+0x00000128
|
|
#define GSC3280_REGADDR_USB_DIEPTXF11 GSC3280_USB_BASEADDR+0x0000012C
|
|
#define GSC3280_REGADDR_USB_DIEPTXF12 GSC3280_USB_BASEADDR+0x00000130
|
|
#define GSC3280_REGADDR_USB_DIEPTXF13 GSC3280_USB_BASEADDR+0x00000134
|
|
#define GSC3280_REGADDR_USB_DIEPTXF14 GSC3280_USB_BASEADDR+0x00000138
|
|
#define GSC3280_REGADDR_USB_DIEPTXF15 GSC3280_USB_BASEADDR+0x0000013C
|
|
#define GSC3280_REGADDR_USB_HCFG GSC3280_USB_BASEADDR+0x00000400
|
|
#define GSC3280_REGADDR_USB_HFIR GSC3280_USB_BASEADDR+0x00000404
|
|
#define GSC3280_REGADDR_USB_HFNUM GSC3280_USB_BASEADDR+0x00000408
|
|
#define GSC3280_REGADDR_USB_HPTXSTS GSC3280_USB_BASEADDR+0x00000410
|
|
#define GSC3280_REGADDR_USB_HAINT GSC3280_USB_BASEADDR+0x00000414
|
|
#define GSC3280_REGADDR_USB_HAINTMSK GSC3280_USB_BASEADDR+0x00000418
|
|
#define GSC3280_REGADDR_USB_HPRT GSC3280_USB_BASEADDR+0x00000440
|
|
#define GSC3280_REGADDR_USB_HCCHAR0 GSC3280_USB_BASEADDR+0x00000500
|
|
#define GSC3280_REGADDR_USB_HCCHAR1 GSC3280_USB_BASEADDR+0x00000520
|
|
#define GSC3280_REGADDR_USB_HCCHAR2 GSC3280_USB_BASEADDR+0x00000540
|
|
#define GSC3280_REGADDR_USB_HCCHAR3 GSC3280_USB_BASEADDR+0x00000560
|
|
#define GSC3280_REGADDR_USB_HCCHAR4 GSC3280_USB_BASEADDR+0x00000580
|
|
#define GSC3280_REGADDR_USB_HCCHAR5 GSC3280_USB_BASEADDR+0x000005A0
|
|
#define GSC3280_REGADDR_USB_HCCHAR6 GSC3280_USB_BASEADDR+0x000005C0
|
|
#define GSC3280_REGADDR_USB_HCCHAR7 GSC3280_USB_BASEADDR+0x000005E0
|
|
#define GSC3280_REGADDR_USB_HCCHAR8 GSC3280_USB_BASEADDR+0x00000600
|
|
#define GSC3280_REGADDR_USB_HCCHAR9 GSC3280_USB_BASEADDR+0x00000620
|
|
#define GSC3280_REGADDR_USB_HCCHAR10 GSC3280_USB_BASEADDR+0x00000640
|
|
#define GSC3280_REGADDR_USB_HCCHAR11 GSC3280_USB_BASEADDR+0x00000660
|
|
#define GSC3280_REGADDR_USB_HCCHAR12 GSC3280_USB_BASEADDR+0x00000680
|
|
#define GSC3280_REGADDR_USB_HCCHAR13 GSC3280_USB_BASEADDR+0x000006A0
|
|
#define GSC3280_REGADDR_USB_HCCHAR14 GSC3280_USB_BASEADDR+0x000006C0
|
|
#define GSC3280_REGADDR_USB_HCCHAR15 GSC3280_USB_BASEADDR+0x000006E0
|
|
#define GSC3280_REGADDR_USB_HCSPLT0 GSC3280_USB_BASEADDR+0x00000504
|
|
#define GSC3280_REGADDR_USB_HCSPLT1 GSC3280_USB_BASEADDR+0x00000524
|
|
#define GSC3280_REGADDR_USB_HCSPLT2 GSC3280_USB_BASEADDR+0x00000544
|
|
#define GSC3280_REGADDR_USB_HCSPLT3 GSC3280_USB_BASEADDR+0x00000564
|
|
#define GSC3280_REGADDR_USB_HCSPLT4 GSC3280_USB_BASEADDR+0x00000584
|
|
#define GSC3280_REGADDR_USB_HCSPLT5 GSC3280_USB_BASEADDR+0x000005A4
|
|
#define GSC3280_REGADDR_USB_HCSPLT6 GSC3280_USB_BASEADDR+0x000005C4
|
|
#define GSC3280_REGADDR_USB_HCSPLT7 GSC3280_USB_BASEADDR+0x000005E4
|
|
#define GSC3280_REGADDR_USB_HCSPLT8 GSC3280_USB_BASEADDR+0x00000604
|
|
#define GSC3280_REGADDR_USB_HCSPLT9 GSC3280_USB_BASEADDR+0x00000624
|
|
#define GSC3280_REGADDR_USB_HCSPLT10 GSC3280_USB_BASEADDR+0x00000644
|
|
#define GSC3280_REGADDR_USB_HCSPLT11 GSC3280_USB_BASEADDR+0x00000664
|
|
#define GSC3280_REGADDR_USB_HCSPLT12 GSC3280_USB_BASEADDR+0x00000684
|
|
#define GSC3280_REGADDR_USB_HCSPLT13 GSC3280_USB_BASEADDR+0x000006A4
|
|
#define GSC3280_REGADDR_USB_HCSPLT14 GSC3280_USB_BASEADDR+0x000006C4
|
|
#define GSC3280_REGADDR_USB_HCSPLT15 GSC3280_USB_BASEADDR+0x000006E4
|
|
#define GSC3280_REGADDR_USB_HCINT0 GSC3280_USB_BASEADDR+0x00000508
|
|
#define GSC3280_REGADDR_USB_HCINT1 GSC3280_USB_BASEADDR+0x00000528
|
|
#define GSC3280_REGADDR_USB_HCINT2 GSC3280_USB_BASEADDR+0x00000548
|
|
#define GSC3280_REGADDR_USB_HCINT3 GSC3280_USB_BASEADDR+0x00000568
|
|
#define GSC3280_REGADDR_USB_HCINT4 GSC3280_USB_BASEADDR+0x00000588
|
|
#define GSC3280_REGADDR_USB_HCINT5 GSC3280_USB_BASEADDR+0x000005A8
|
|
#define GSC3280_REGADDR_USB_HCINT6 GSC3280_USB_BASEADDR+0x000005C8
|
|
#define GSC3280_REGADDR_USB_HCINT7 GSC3280_USB_BASEADDR+0x000005E8
|
|
#define GSC3280_REGADDR_USB_HCINT8 GSC3280_USB_BASEADDR+0x00000608
|
|
#define GSC3280_REGADDR_USB_HCINT9 GSC3280_USB_BASEADDR+0x00000628
|
|
#define GSC3280_REGADDR_USB_HCINT10 GSC3280_USB_BASEADDR+0x00000648
|
|
#define GSC3280_REGADDR_USB_HCINT11 GSC3280_USB_BASEADDR+0x00000668
|
|
#define GSC3280_REGADDR_USB_HCINT12 GSC3280_USB_BASEADDR+0x00000688
|
|
#define GSC3280_REGADDR_USB_HCINT13 GSC3280_USB_BASEADDR+0x000006A8
|
|
#define GSC3280_REGADDR_USB_HCINT14 GSC3280_USB_BASEADDR+0x000006C8
|
|
#define GSC3280_REGADDR_USB_HCINT15 GSC3280_USB_BASEADDR+0x000006E8
|
|
#define GSC3280_REGADDR_USB_HCINTMSK0 GSC3280_USB_BASEADDR+0x0000050C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK1 GSC3280_USB_BASEADDR+0x0000052C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK2 GSC3280_USB_BASEADDR+0x0000054C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK3 GSC3280_USB_BASEADDR+0x0000056C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK4 GSC3280_USB_BASEADDR+0x0000058C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK5 GSC3280_USB_BASEADDR+0x000005AC
|
|
#define GSC3280_REGADDR_USB_HCINTMSK6 GSC3280_USB_BASEADDR+0x000005CC
|
|
#define GSC3280_REGADDR_USB_HCINTMSK7 GSC3280_USB_BASEADDR+0x000005EC
|
|
#define GSC3280_REGADDR_USB_HCINTMSK8 GSC3280_USB_BASEADDR+0x0000060C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK9 GSC3280_USB_BASEADDR+0x0000062C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK10 GSC3280_USB_BASEADDR+0x0000064C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK11 GSC3280_USB_BASEADDR+0x0000066C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK12 GSC3280_USB_BASEADDR+0x0000068C
|
|
#define GSC3280_REGADDR_USB_HCINTMSK13 GSC3280_USB_BASEADDR+0x000006AC
|
|
#define GSC3280_REGADDR_USB_HCINTMSK14 GSC3280_USB_BASEADDR+0x000006CC
|
|
#define GSC3280_REGADDR_USB_HCINTMSK15 GSC3280_USB_BASEADDR+0x000006EC
|
|
#define GSC3280_REGADDR_USB_HCTSIZ0 GSC3280_USB_BASEADDR+0x00000510
|
|
#define GSC3280_REGADDR_USB_HCTSIZ1 GSC3280_USB_BASEADDR+0x00000530
|
|
#define GSC3280_REGADDR_USB_HCTSIZ2 GSC3280_USB_BASEADDR+0x00000550
|
|
#define GSC3280_REGADDR_USB_HCTSIZ3 GSC3280_USB_BASEADDR+0x00000570
|
|
#define GSC3280_REGADDR_USB_HCTSIZ4 GSC3280_USB_BASEADDR+0x00000590
|
|
#define GSC3280_REGADDR_USB_HCTSIZ5 GSC3280_USB_BASEADDR+0x000005B0
|
|
#define GSC3280_REGADDR_USB_HCTSIZ6 GSC3280_USB_BASEADDR+0x000005D0
|
|
#define GSC3280_REGADDR_USB_HCTSIZ7 GSC3280_USB_BASEADDR+0x000005F0
|
|
#define GSC3280_REGADDR_USB_HCTSIZ8 GSC3280_USB_BASEADDR+0x00000610
|
|
#define GSC3280_REGADDR_USB_HCTSIZ9 GSC3280_USB_BASEADDR+0x00000630
|
|
#define GSC3280_REGADDR_USB_HCTSIZ10 GSC3280_USB_BASEADDR+0x00000650
|
|
#define GSC3280_REGADDR_USB_HCTSIZ11 GSC3280_USB_BASEADDR+0x00000670
|
|
#define GSC3280_REGADDR_USB_HCTSIZ12 GSC3280_USB_BASEADDR+0x00000690
|
|
#define GSC3280_REGADDR_USB_HCTSIZ13 GSC3280_USB_BASEADDR+0x000006B0
|
|
#define GSC3280_REGADDR_USB_HCTSIZ14 GSC3280_USB_BASEADDR+0x000006D0
|
|
#define GSC3280_REGADDR_USB_HCTSIZ15 GSC3280_USB_BASEADDR+0x000006F0
|
|
#define GSC3280_REGADDR_USB_HCDMA0 GSC3280_USB_BASEADDR+0x00000514
|
|
#define GSC3280_REGADDR_USB_HCDMA1 GSC3280_USB_BASEADDR+0x00000534
|
|
#define GSC3280_REGADDR_USB_HCDMA2 GSC3280_USB_BASEADDR+0x00000554
|
|
#define GSC3280_REGADDR_USB_HCDMA3 GSC3280_USB_BASEADDR+0x00000574
|
|
#define GSC3280_REGADDR_USB_HCDMA4 GSC3280_USB_BASEADDR+0x00000594
|
|
#define GSC3280_REGADDR_USB_HCDMA5 GSC3280_USB_BASEADDR+0x000005B4
|
|
#define GSC3280_REGADDR_USB_HCDMA6 GSC3280_USB_BASEADDR+0x000005D4
|
|
#define GSC3280_REGADDR_USB_HCDMA7 GSC3280_USB_BASEADDR+0x000005F4
|
|
#define GSC3280_REGADDR_USB_HCDMA8 GSC3280_USB_BASEADDR+0x00000614
|
|
#define GSC3280_REGADDR_USB_HCDMA9 GSC3280_USB_BASEADDR+0x00000634
|
|
#define GSC3280_REGADDR_USB_HCDMA10 GSC3280_USB_BASEADDR+0x00000654
|
|
#define GSC3280_REGADDR_USB_HCDMA11 GSC3280_USB_BASEADDR+0x00000674
|
|
#define GSC3280_REGADDR_USB_HCDMA12 GSC3280_USB_BASEADDR+0x00000694
|
|
#define GSC3280_REGADDR_USB_HCDMA13 GSC3280_USB_BASEADDR+0x000006B4
|
|
#define GSC3280_REGADDR_USB_HCDMA14 GSC3280_USB_BASEADDR+0x000006D4
|
|
#define GSC3280_REGADDR_USB_HCDMA15 GSC3280_USB_BASEADDR+0x000006F4
|
|
#define GSC3280_REGADDR_USB_HCDMAB0 GSC3280_USB_BASEADDR+0x0000051C
|
|
#define GSC3280_REGADDR_USB_HCDMAB1 GSC3280_USB_BASEADDR+0x0000053C
|
|
#define GSC3280_REGADDR_USB_HCDMAB2 GSC3280_USB_BASEADDR+0x0000055C
|
|
#define GSC3280_REGADDR_USB_HCDMAB3 GSC3280_USB_BASEADDR+0x0000057C
|
|
#define GSC3280_REGADDR_USB_HCDMAB4 GSC3280_USB_BASEADDR+0x0000059C
|
|
#define GSC3280_REGADDR_USB_HCDMAB5 GSC3280_USB_BASEADDR+0x000005BC
|
|
#define GSC3280_REGADDR_USB_HCDMAB6 GSC3280_USB_BASEADDR+0x000005DC
|
|
#define GSC3280_REGADDR_USB_HCDMAB7 GSC3280_USB_BASEADDR+0x000005FC
|
|
#define GSC3280_REGADDR_USB_HCDMAB8 GSC3280_USB_BASEADDR+0x0000061C
|
|
#define GSC3280_REGADDR_USB_HCDMAB9 GSC3280_USB_BASEADDR+0x0000063C
|
|
#define GSC3280_REGADDR_USB_HCDMAB10 GSC3280_USB_BASEADDR+0x0000065C
|
|
#define GSC3280_REGADDR_USB_HCDMAB11 GSC3280_USB_BASEADDR+0x0000067C
|
|
#define GSC3280_REGADDR_USB_HCDMAB12 GSC3280_USB_BASEADDR+0x0000069C
|
|
#define GSC3280_REGADDR_USB_HCDMAB13 GSC3280_USB_BASEADDR+0x000006BC
|
|
#define GSC3280_REGADDR_USB_HCDMAB14 GSC3280_USB_BASEADDR+0x000006DC
|
|
#define GSC3280_REGADDR_USB_HCDMAB15 GSC3280_USB_BASEADDR+0x000006FC
|
|
#define GSC3280_REGADDR_USB_DCFG GSC3280_USB_BASEADDR+0x00000800
|
|
#define GSC3280_REGADDR_USB_DCTL GSC3280_USB_BASEADDR+0x00000804
|
|
#define GSC3280_REGADDR_USB_DSTS GSC3280_USB_BASEADDR+0x00000808
|
|
#define GSC3280_REGADDR_USB_DIEPMSK GSC3280_USB_BASEADDR+0x00000810
|
|
#define GSC3280_REGADDR_USB_DOEPMSK GSC3280_USB_BASEADDR+0x00000814
|
|
#define GSC3280_REGADDR_USB_DAINT GSC3280_USB_BASEADDR+0x00000818
|
|
#define GSC3280_REGADDR_USB_DAINTMSK GSC3280_USB_BASEADDR+0x0000081C
|
|
#define GSC3280_REGADDR_USB_DTKNQR1 GSC3280_USB_BASEADDR+0x00000820
|
|
#define GSC3280_REGADDR_USB_DTKNQR2 GSC3280_USB_BASEADDR+0x00000824
|
|
#define GSC3280_REGADDR_USB_DTKNQR3 GSC3280_USB_BASEADDR+0x00000830
|
|
#define GSC3280_REGADDR_USB_DTKNQR4 GSC3280_USB_BASEADDR+0x00000834
|
|
#define GSC3280_REGADDR_USB_DVBUSDIS GSC3280_USB_BASEADDR+0x00000828
|
|
#define GSC3280_REGADDR_USB_DVBUSPULSE GSC3280_USB_BASEADDR+0x0000082C
|
|
#define GSC3280_REGADDR_USB_DTHRCTL GSC3280_USB_BASEADDR+0x00000830
|
|
#define GSC3280_REGADDR_USB_DIEPEMPMSK GSC3280_USB_BASEADDR+0x00000834
|
|
#define GSC3280_REGADDR_USB_DEACHINT GSC3280_USB_BASEADDR+0x00000838
|
|
#define GSC3280_REGADDR_USB_DEACHINTMSK GSC3280_USB_BASEADDR+0x0000083C
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK0 GSC3280_USB_BASEADDR+0x00000840
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK1 GSC3280_USB_BASEADDR+0x00000844
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK2 GSC3280_USB_BASEADDR+0x00000848
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK3 GSC3280_USB_BASEADDR+0x0000084C
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK4 GSC3280_USB_BASEADDR+0x00000850
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK5 GSC3280_USB_BASEADDR+0x00000854
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK6 GSC3280_USB_BASEADDR+0x00000858
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK7 GSC3280_USB_BASEADDR+0x0000085C
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK8 GSC3280_USB_BASEADDR+0x00000860
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK9 GSC3280_USB_BASEADDR+0x00000864
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK10 GSC3280_USB_BASEADDR+0x00000868
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK11 GSC3280_USB_BASEADDR+0x0000086C
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK12 GSC3280_USB_BASEADDR+0x00000870
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK13 GSC3280_USB_BASEADDR+0x00000874
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK14 GSC3280_USB_BASEADDR+0x00000878
|
|
#define GSC3280_REGADDR_USB_DIEPEACHMSK15 GSC3280_USB_BASEADDR+0x0000087C
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK0 GSC3280_USB_BASEADDR+0x00000880
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK1 GSC3280_USB_BASEADDR+0x00000884
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK2 GSC3280_USB_BASEADDR+0x00000888
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK3 GSC3280_USB_BASEADDR+0x0000088C
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK4 GSC3280_USB_BASEADDR+0x00000890
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK5 GSC3280_USB_BASEADDR+0x00000894
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK6 GSC3280_USB_BASEADDR+0x00000898
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK7 GSC3280_USB_BASEADDR+0x0000089C
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK8 GSC3280_USB_BASEADDR+0x000008A0
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK9 GSC3280_USB_BASEADDR+0x000008A4
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK10 GSC3280_USB_BASEADDR+0x000008A8
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK11 GSC3280_USB_BASEADDR+0x000008AC
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK12 GSC3280_USB_BASEADDR+0x000008B0
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK13 GSC3280_USB_BASEADDR+0x000008B4
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK14 GSC3280_USB_BASEADDR+0x000008B8
|
|
#define GSC3280_REGADDR_USB_DOEPEACHMSK15 GSC3280_USB_BASEADDR+0x000008BC
|
|
#define GSC3280_REGADDR_USB_DIEPCTL0 GSC3280_USB_BASEADDR+0x00000900
|
|
#define GSC3280_REGADDR_USB_DIEPCTL1 GSC3280_USB_BASEADDR+0x00000920
|
|
#define GSC3280_REGADDR_USB_DIEPCTL2 GSC3280_USB_BASEADDR+0x00000940
|
|
#define GSC3280_REGADDR_USB_DIEPCTL3 GSC3280_USB_BASEADDR+0x00000960
|
|
#define GSC3280_REGADDR_USB_DIEPCTL4 GSC3280_USB_BASEADDR+0x00000980
|
|
#define GSC3280_REGADDR_USB_DIEPCTL5 GSC3280_USB_BASEADDR+0x000009A0
|
|
#define GSC3280_REGADDR_USB_DIEPCTL6 GSC3280_USB_BASEADDR+0x000009C0
|
|
#define GSC3280_REGADDR_USB_DIEPCTL7 GSC3280_USB_BASEADDR+0x000009E0
|
|
#define GSC3280_REGADDR_USB_DIEPCTL8 GSC3280_USB_BASEADDR+0x00000A00
|
|
#define GSC3280_REGADDR_USB_DIEPCTL9 GSC3280_USB_BASEADDR+0x00000A20
|
|
#define GSC3280_REGADDR_USB_DIEPCTL10 GSC3280_USB_BASEADDR+0x00000A40
|
|
#define GSC3280_REGADDR_USB_DIEPCTL11 GSC3280_USB_BASEADDR+0x00000A60
|
|
#define GSC3280_REGADDR_USB_DIEPCTL12 GSC3280_USB_BASEADDR+0x00000A80
|
|
#define GSC3280_REGADDR_USB_DIEPCTL13 GSC3280_USB_BASEADDR+0x00000AA0
|
|
#define GSC3280_REGADDR_USB_DIEPCTL14 GSC3280_USB_BASEADDR+0x00000AC0
|
|
#define GSC3280_REGADDR_USB_DIEPCTL15 GSC3280_USB_BASEADDR+0x00000AE0
|
|
#define GSC3280_REGADDR_USB_DIEPINT0 GSC3280_USB_BASEADDR+0x00000908
|
|
#define GSC3280_REGADDR_USB_DIEPINT1 GSC3280_USB_BASEADDR+0x00000928
|
|
#define GSC3280_REGADDR_USB_DIEPINT2 GSC3280_USB_BASEADDR+0x00000948
|
|
#define GSC3280_REGADDR_USB_DIEPINT3 GSC3280_USB_BASEADDR+0x00000968
|
|
#define GSC3280_REGADDR_USB_DIEPINT4 GSC3280_USB_BASEADDR+0x00000988
|
|
#define GSC3280_REGADDR_USB_DIEPINT5 GSC3280_USB_BASEADDR+0x000009A8
|
|
#define GSC3280_REGADDR_USB_DIEPINT6 GSC3280_USB_BASEADDR+0x000009C8
|
|
#define GSC3280_REGADDR_USB_DIEPINT7 GSC3280_USB_BASEADDR+0x000009E8
|
|
#define GSC3280_REGADDR_USB_DIEPINT8 GSC3280_USB_BASEADDR+0x00000A08
|
|
#define GSC3280_REGADDR_USB_DIEPINT9 GSC3280_USB_BASEADDR+0x00000A28
|
|
#define GSC3280_REGADDR_USB_DIEPINT10 GSC3280_USB_BASEADDR+0x00000A48
|
|
#define GSC3280_REGADDR_USB_DIEPINT11 GSC3280_USB_BASEADDR+0x00000A68
|
|
#define GSC3280_REGADDR_USB_DIEPINT12 GSC3280_USB_BASEADDR+0x00000A88
|
|
#define GSC3280_REGADDR_USB_DIEPINT13 GSC3280_USB_BASEADDR+0x00000AA8
|
|
#define GSC3280_REGADDR_USB_DIEPINT14 GSC3280_USB_BASEADDR+0x00000AC8
|
|
#define GSC3280_REGADDR_USB_DIEPINT15 GSC3280_USB_BASEADDR+0x00000AE8
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ0 GSC3280_USB_BASEADDR+0x00000910
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ1 GSC3280_USB_BASEADDR+0x00000930
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ2 GSC3280_USB_BASEADDR+0x00000950
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ3 GSC3280_USB_BASEADDR+0x00000970
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ4 GSC3280_USB_BASEADDR+0x00000990
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ5 GSC3280_USB_BASEADDR+0x000009B0
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ6 GSC3280_USB_BASEADDR+0x000009D0
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ7 GSC3280_USB_BASEADDR+0x000009F0
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ8 GSC3280_USB_BASEADDR+0x00000A10
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ9 GSC3280_USB_BASEADDR+0x00000A30
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ10 GSC3280_USB_BASEADDR+0x00000A50
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ11 GSC3280_USB_BASEADDR+0x00000A70
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ12 GSC3280_USB_BASEADDR+0x00000A90
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ13 GSC3280_USB_BASEADDR+0x00000AB0
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ14 GSC3280_USB_BASEADDR+0x00000AD0
|
|
#define GSC3280_REGADDR_USB_DIEPTSIZ15 GSC3280_USB_BASEADDR+0x00000AF0
|
|
#define GSC3280_REGADDR_USB_DIEPDMA0 GSC3280_USB_BASEADDR+0x00000914
|
|
#define GSC3280_REGADDR_USB_DIEPDMA1 GSC3280_USB_BASEADDR+0x00000934
|
|
#define GSC3280_REGADDR_USB_DIEPDMA2 GSC3280_USB_BASEADDR+0x00000954
|
|
#define GSC3280_REGADDR_USB_DIEPDMA3 GSC3280_USB_BASEADDR+0x00000974
|
|
#define GSC3280_REGADDR_USB_DIEPDMA4 GSC3280_USB_BASEADDR+0x00000994
|
|
#define GSC3280_REGADDR_USB_DIEPDMA5 GSC3280_USB_BASEADDR+0x000009B4
|
|
#define GSC3280_REGADDR_USB_DIEPDMA6 GSC3280_USB_BASEADDR+0x000009D4
|
|
#define GSC3280_REGADDR_USB_DIEPDMA7 GSC3280_USB_BASEADDR+0x000009F4
|
|
#define GSC3280_REGADDR_USB_DIEPDMA8 GSC3280_USB_BASEADDR+0x00000A14
|
|
#define GSC3280_REGADDR_USB_DIEPDMA9 GSC3280_USB_BASEADDR+0x00000A34
|
|
#define GSC3280_REGADDR_USB_DIEPDMA10 GSC3280_USB_BASEADDR+0x00000A54
|
|
#define GSC3280_REGADDR_USB_DIEPDMA11 GSC3280_USB_BASEADDR+0x00000A74
|
|
#define GSC3280_REGADDR_USB_DIEPDMA12 GSC3280_USB_BASEADDR+0x00000A94
|
|
#define GSC3280_REGADDR_USB_DIEPDMA13 GSC3280_USB_BASEADDR+0x00000AB4
|
|
#define GSC3280_REGADDR_USB_DIEPDMA14 GSC3280_USB_BASEADDR+0x00000AD4
|
|
#define GSC3280_REGADDR_USB_DIEPDMA15 GSC3280_USB_BASEADDR+0x00000AF4
|
|
#define GSC3280_REGADDR_USB_DTXFSTS0 GSC3280_USB_BASEADDR+0x00000918
|
|
#define GSC3280_REGADDR_USB_DTXFSTS1 GSC3280_USB_BASEADDR+0x00000938
|
|
#define GSC3280_REGADDR_USB_DTXFSTS2 GSC3280_USB_BASEADDR+0x00000958
|
|
#define GSC3280_REGADDR_USB_DTXFSTS3 GSC3280_USB_BASEADDR+0x00000978
|
|
#define GSC3280_REGADDR_USB_DTXFSTS4 GSC3280_USB_BASEADDR+0x00000998
|
|
#define GSC3280_REGADDR_USB_DTXFSTS5 GSC3280_USB_BASEADDR+0x000009B8
|
|
#define GSC3280_REGADDR_USB_DTXFSTS6 GSC3280_USB_BASEADDR+0x000009D8
|
|
#define GSC3280_REGADDR_USB_DTXFSTS7 GSC3280_USB_BASEADDR+0x000009F8
|
|
#define GSC3280_REGADDR_USB_DTXFSTS8 GSC3280_USB_BASEADDR+0x00000A18
|
|
#define GSC3280_REGADDR_USB_DTXFSTS9 GSC3280_USB_BASEADDR+0x00000A38
|
|
#define GSC3280_REGADDR_USB_DTXFSTS10 GSC3280_USB_BASEADDR+0x00000A58
|
|
#define GSC3280_REGADDR_USB_DTXFSTS11 GSC3280_USB_BASEADDR+0x00000A78
|
|
#define GSC3280_REGADDR_USB_DTXFSTS12 GSC3280_USB_BASEADDR+0x00000A98
|
|
#define GSC3280_REGADDR_USB_DTXFSTS13 GSC3280_USB_BASEADDR+0x00000AB8
|
|
#define GSC3280_REGADDR_USB_DTXFSTS14 GSC3280_USB_BASEADDR+0x00000AD8
|
|
#define GSC3280_REGADDR_USB_DTXFSTS15 GSC3280_USB_BASEADDR+0x00000AF8
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB0 GSC3280_USB_BASEADDR+0x0000091C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB1 GSC3280_USB_BASEADDR+0x0000093C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB2 GSC3280_USB_BASEADDR+0x0000095C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB3 GSC3280_USB_BASEADDR+0x0000097C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB4 GSC3280_USB_BASEADDR+0x0000099C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB5 GSC3280_USB_BASEADDR+0x000009BC
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB6 GSC3280_USB_BASEADDR+0x000009DC
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB7 GSC3280_USB_BASEADDR+0x000009FC
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB8 GSC3280_USB_BASEADDR+0x00000A1C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB9 GSC3280_USB_BASEADDR+0x00000A3C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB10 GSC3280_USB_BASEADDR+0x00000A5C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB11 GSC3280_USB_BASEADDR+0x00000A7C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB12 GSC3280_USB_BASEADDR+0x00000A9C
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB13 GSC3280_USB_BASEADDR+0x00000ABC
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB14 GSC3280_USB_BASEADDR+0x00000ADC
|
|
#define GSC3280_REGADDR_USB_DIEPDMAB15 GSC3280_USB_BASEADDR+0x00000AFC
|
|
#define GSC3280_REGADDR_USB_DOEPCTL0 GSC3280_USB_BASEADDR+0x00000B00
|
|
#define GSC3280_REGADDR_USB_DOEPCTL1 GSC3280_USB_BASEADDR+0x00000B20
|
|
#define GSC3280_REGADDR_USB_DOEPCTL2 GSC3280_USB_BASEADDR+0x00000B40
|
|
#define GSC3280_REGADDR_USB_DOEPCTL3 GSC3280_USB_BASEADDR+0x00000B60
|
|
#define GSC3280_REGADDR_USB_DOEPCTL4 GSC3280_USB_BASEADDR+0x00000B80
|
|
#define GSC3280_REGADDR_USB_DOEPCTL5 GSC3280_USB_BASEADDR+0x00000BA0
|
|
#define GSC3280_REGADDR_USB_DOEPCTL6 GSC3280_USB_BASEADDR+0x00000BC0
|
|
#define GSC3280_REGADDR_USB_DOEPCTL7 GSC3280_USB_BASEADDR+0x00000BE0
|
|
#define GSC3280_REGADDR_USB_DOEPCTL8 GSC3280_USB_BASEADDR+0x00000C00
|
|
#define GSC3280_REGADDR_USB_DOEPCTL9 GSC3280_USB_BASEADDR+0x00000C20
|
|
#define GSC3280_REGADDR_USB_DOEPCTL10 GSC3280_USB_BASEADDR+0x00000C40
|
|
#define GSC3280_REGADDR_USB_DOEPCTL11 GSC3280_USB_BASEADDR+0x00000C60
|
|
#define GSC3280_REGADDR_USB_DOEPCTL12 GSC3280_USB_BASEADDR+0x00000C80
|
|
#define GSC3280_REGADDR_USB_DOEPCTL13 GSC3280_USB_BASEADDR+0x00000CA0
|
|
#define GSC3280_REGADDR_USB_DOEPCTL14 GSC3280_USB_BASEADDR+0x00000CC0
|
|
#define GSC3280_REGADDR_USB_DOEPCTL15 GSC3280_USB_BASEADDR+0x00000CE0
|
|
#define GSC3280_REGADDR_USB_DOEPINT0 GSC3280_USB_BASEADDR+0x00000B08
|
|
#define GSC3280_REGADDR_USB_DOEPINT1 GSC3280_USB_BASEADDR+0x00000B28
|
|
#define GSC3280_REGADDR_USB_DOEPINT2 GSC3280_USB_BASEADDR+0x00000B48
|
|
#define GSC3280_REGADDR_USB_DOEPINT3 GSC3280_USB_BASEADDR+0x00000B68
|
|
#define GSC3280_REGADDR_USB_DOEPINT4 GSC3280_USB_BASEADDR+0x00000B88
|
|
#define GSC3280_REGADDR_USB_DOEPINT5 GSC3280_USB_BASEADDR+0x00000BA8
|
|
#define GSC3280_REGADDR_USB_DOEPINT6 GSC3280_USB_BASEADDR+0x00000BC8
|
|
#define GSC3280_REGADDR_USB_DOEPINT7 GSC3280_USB_BASEADDR+0x00000BE8
|
|
#define GSC3280_REGADDR_USB_DOEPINT8 GSC3280_USB_BASEADDR+0x00000C08
|
|
#define GSC3280_REGADDR_USB_DOEPINT9 GSC3280_USB_BASEADDR+0x00000C28
|
|
#define GSC3280_REGADDR_USB_DOEPINT10 GSC3280_USB_BASEADDR+0x00000C48
|
|
#define GSC3280_REGADDR_USB_DOEPINT11 GSC3280_USB_BASEADDR+0x00000C68
|
|
#define GSC3280_REGADDR_USB_DOEPINT12 GSC3280_USB_BASEADDR+0x00000C88
|
|
#define GSC3280_REGADDR_USB_DOEPINT13 GSC3280_USB_BASEADDR+0x00000CA8
|
|
#define GSC3280_REGADDR_USB_DOEPINT14 GSC3280_USB_BASEADDR+0x00000CC8
|
|
#define GSC3280_REGADDR_USB_DOEPINT15 GSC3280_USB_BASEADDR+0x00000CE8
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ0 GSC3280_USB_BASEADDR+0x00000B10
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ1 GSC3280_USB_BASEADDR+0x00000B30
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ2 GSC3280_USB_BASEADDR+0x00000B50
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ3 GSC3280_USB_BASEADDR+0x00000B70
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ4 GSC3280_USB_BASEADDR+0x00000B90
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ5 GSC3280_USB_BASEADDR+0x00000BB0
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ6 GSC3280_USB_BASEADDR+0x00000BD0
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ7 GSC3280_USB_BASEADDR+0x00000BF0
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ8 GSC3280_USB_BASEADDR+0x00000C10
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ9 GSC3280_USB_BASEADDR+0x00000C30
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ10 GSC3280_USB_BASEADDR+0x00000C50
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ11 GSC3280_USB_BASEADDR+0x00000C70
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ12 GSC3280_USB_BASEADDR+0x00000C90
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ13 GSC3280_USB_BASEADDR+0x00000CB0
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ14 GSC3280_USB_BASEADDR+0x00000CD0
|
|
#define GSC3280_REGADDR_USB_DOEPTSIZ15 GSC3280_USB_BASEADDR+0x00000CF0
|
|
#define GSC3280_REGADDR_USB_DOEPDMA0 GSC3280_USB_BASEADDR+0x00000B14
|
|
#define GSC3280_REGADDR_USB_DOEPDMA1 GSC3280_USB_BASEADDR+0x00000B34
|
|
#define GSC3280_REGADDR_USB_DOEPDMA2 GSC3280_USB_BASEADDR+0x00000B54
|
|
#define GSC3280_REGADDR_USB_DOEPDMA3 GSC3280_USB_BASEADDR+0x00000B74
|
|
#define GSC3280_REGADDR_USB_DOEPDMA4 GSC3280_USB_BASEADDR+0x00000B94
|
|
#define GSC3280_REGADDR_USB_DOEPDMA5 GSC3280_USB_BASEADDR+0x00000BB4
|
|
#define GSC3280_REGADDR_USB_DOEPDMA6 GSC3280_USB_BASEADDR+0x00000BD4
|
|
#define GSC3280_REGADDR_USB_DOEPDMA7 GSC3280_USB_BASEADDR+0x00000BF4
|
|
#define GSC3280_REGADDR_USB_DOEPDMA8 GSC3280_USB_BASEADDR+0x00000C14
|
|
#define GSC3280_REGADDR_USB_DOEPDMA9 GSC3280_USB_BASEADDR+0x00000C34
|
|
#define GSC3280_REGADDR_USB_DOEPDMA10 GSC3280_USB_BASEADDR+0x00000C54
|
|
#define GSC3280_REGADDR_USB_DOEPDMA11 GSC3280_USB_BASEADDR+0x00000C74
|
|
#define GSC3280_REGADDR_USB_DOEPDMA12 GSC3280_USB_BASEADDR+0x00000C94
|
|
#define GSC3280_REGADDR_USB_DOEPDMA13 GSC3280_USB_BASEADDR+0x00000CB4
|
|
#define GSC3280_REGADDR_USB_DOEPDMA14 GSC3280_USB_BASEADDR+0x00000CD4
|
|
#define GSC3280_REGADDR_USB_DOEPDMA15 GSC3280_USB_BASEADDR+0x00000CF4
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB0 GSC3280_USB_BASEADDR+0x00000B1C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB1 GSC3280_USB_BASEADDR+0x00000B3C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB2 GSC3280_USB_BASEADDR+0x00000B5C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB3 GSC3280_USB_BASEADDR+0x00000B7C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB4 GSC3280_USB_BASEADDR+0x00000B9C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB5 GSC3280_USB_BASEADDR+0x00000BBC
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB6 GSC3280_USB_BASEADDR+0x00000BDC
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB7 GSC3280_USB_BASEADDR+0x00000BFC
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB8 GSC3280_USB_BASEADDR+0x00000C1C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB9 GSC3280_USB_BASEADDR+0x00000C3C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB10 GSC3280_USB_BASEADDR+0x00000C5C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB11 GSC3280_USB_BASEADDR+0x00000C7C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB12 GSC3280_USB_BASEADDR+0x00000C9C
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB13 GSC3280_USB_BASEADDR+0x00000CBC
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB14 GSC3280_USB_BASEADDR+0x00000CDC
|
|
#define GSC3280_REGADDR_USB_DOEPDMAB15 GSC3280_USB_BASEADDR+0x00000CFC
|
|
#define GSC3280_REGADDR_USB_PCGCCTL GSC3280_USB_BASEADDR+0x00000E00
|
|
#define GSC3280_REGADDR_LCDC_CTRL_ADR GSC3280_LCDC_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_LCDC_STAT_ADR GSC3280_LCDC_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_LCDC_HTIM_ADR GSC3280_LCDC_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_LCDC_VTIM_ADR GSC3280_LCDC_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_LCDC_HVLEN_ADR GSC3280_LCDC_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_LCDC_VBAR_ADR GSC3280_LCDC_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_LCDC_CXY_ADR GSC3280_LCDC_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_LCDC_CBAR_ADR GSC3280_LCDC_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_LCDC_ENA_ADR GSC3280_LCDC_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_EMICFG_TMGR0 GSC3280_EMICFG_BASEADDR+0x94
|
|
#define GSC3280_REGADDR_EMICFG_TMGR1 GSC3280_EMICFG_BASEADDR+0x98
|
|
#define GSC3280_REGADDR_EMICFG_TMGR2 GSC3280_EMICFG_BASEADDR+0x9C
|
|
#define GSC3280_REGADDR_EMICFG_FLASH_TRPDR GSC3280_EMICFG_BASEADDR+0xA0
|
|
#define GSC3280_REGADDR_NFC_CONF GSC3280_NFC_BASEADDR+0x00001300
|
|
#define GSC3280_REGADDR_NFC_CTRL GSC3280_NFC_BASEADDR+0x00001304
|
|
#define GSC3280_REGADDR_NFC_COMM GSC3280_NFC_BASEADDR+0x00001308
|
|
#define GSC3280_REGADDR_NFC_ADDR0L GSC3280_NFC_BASEADDR+0x0000130C
|
|
#define GSC3280_REGADDR_NFC_ADDR1L GSC3280_NFC_BASEADDR+0x00001310
|
|
#define GSC3280_REGADDR_NFC_DATA GSC3280_NFC_BASEADDR+0x00001314
|
|
#define GSC3280_REGADDR_NFC_PB0 GSC3280_NFC_BASEADDR+0x00001318
|
|
#define GSC3280_REGADDR_NFC_STATE GSC3280_NFC_BASEADDR+0x0000131C
|
|
#define GSC3280_REGADDR_NFC_LOOKUP0 GSC3280_NFC_BASEADDR+0x00001320
|
|
#define GSC3280_REGADDR_NFC_LOOKUP1 GSC3280_NFC_BASEADDR+0x00001324
|
|
#define GSC3280_REGADDR_NFC_LOOKUP2 GSC3280_NFC_BASEADDR+0x00001328
|
|
#define GSC3280_REGADDR_NFC_LOOKUP3 GSC3280_NFC_BASEADDR+0x0000132C
|
|
#define GSC3280_REGADDR_NFC_LOOKUP4 GSC3280_NFC_BASEADDR+0x00001330
|
|
#define GSC3280_REGADDR_NFC_LOOKUP5 GSC3280_NFC_BASEADDR+0x00001334
|
|
#define GSC3280_REGADDR_NFC_LOOKUP6 GSC3280_NFC_BASEADDR+0x00001338
|
|
#define GSC3280_REGADDR_NFC_LOOKUP7 GSC3280_NFC_BASEADDR+0x0000133C
|
|
#define GSC3280_REGADDR_NFC_ECCSTATUS GSC3280_NFC_BASEADDR+0x00001340
|
|
#define GSC3280_REGADDR_NFC_ADDR0H GSC3280_NFC_BASEADDR+0x00001344
|
|
#define GSC3280_REGADDR_NFC_ADDR1H GSC3280_NFC_BASEADDR+0x00001348
|
|
#define GSC3280_REGADDR_NFC_LOOKUPEN GSC3280_NFC_BASEADDR+0x0000134C
|
|
#define GSC3280_REGADDR_NFC_DMAADDR GSC3280_NFC_BASEADDR+0x00001380
|
|
#define GSC3280_REGADDR_NFC_DMACTRL GSC3280_NFC_BASEADDR+0x00001384
|
|
#define GSC3280_REGADDR_NFC_DMACNTR GSC3280_NFC_BASEADDR+0x00001388
|
|
#define GSC3280_REGADDR_ICTL_INTEN_L GSC3280_ICTL_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_ICTL_INTEN_H GSC3280_ICTL_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_ICTL_INTMASK_L GSC3280_ICTL_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_ICTL_INTMASK_H GSC3280_ICTL_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_ICTL_INTFORCE_L GSC3280_ICTL_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_ICTL_INTFORCE_H GSC3280_ICTL_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_ICTL_RAWSTATUS_L GSC3280_ICTL_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_ICTL_RAWSTATUS_H GSC3280_ICTL_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_ICTL_STATUS_L GSC3280_ICTL_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_ICTL_STATUS_H GSC3280_ICTL_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_ICTL_MASKSTATUS_L GSC3280_ICTL_BASEADDR+0x00000028
|
|
#define GSC3280_REGADDR_ICTL_MASKSTATUS_H GSC3280_ICTL_BASEADDR+0x0000002C
|
|
#define GSC3280_REGADDR_ICTL_COMP_PARAMS_2 GSC3280_ICTL_BASEADDR+0x000003F0
|
|
#define GSC3280_REGADDR_ICTL_COMP_PARAMS_1 GSC3280_ICTL_BASEADDR+0x000003F4
|
|
#define GSC3280_REGADDR_ICTL_COMP_VERSION GSC3280_ICTL_BASEADDR+0x000003F8
|
|
#define GSC3280_REGADDR_ICTL_COMP_TYPE GSC3280_ICTL_BASEADDR+0x000003FC
|
|
#define GSC3280_REGADDR_SYSCTL_SPLL_FREQ GSC3280_SYSCTL_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_SYSCTL_SPLL_CSR GSC3280_SYSCTL_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_SYSCTL_MOD_CTL0 GSC3280_SYSCTL_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_SYSCTL_MOD_CTL1 GSC3280_SYSCTL_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_SYSCTL_MOD_SRST0 GSC3280_SYSCTL_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_SYSCTL_MOD_SRST1 GSC3280_SYSCTL_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_HCLK GSC3280_SYSCTL_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PCLK GSC3280_SYSCTL_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_SDIO GSC3280_SYSCTL_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_LCDC GSC3280_SYSCTL_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_I2C GSC3280_SYSCTL_BASEADDR+0x00000028
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_I2S GSC3280_SYSCTL_BASEADDR+0x0000002C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_CAN GSC3280_SYSCTL_BASEADDR+0x00000030
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_SPI0 GSC3280_SYSCTL_BASEADDR+0x00000034
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_SPI1 GSC3280_SYSCTL_BASEADDR+0x00000038
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_KEYPAD GSC3280_SYSCTL_BASEADDR+0x0000003C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_SCI0 GSC3280_SYSCTL_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_SCI1 GSC3280_SYSCTL_BASEADDR+0x00000044
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PWM0 GSC3280_SYSCTL_BASEADDR+0x00000048
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PWM1 GSC3280_SYSCTL_BASEADDR+0x0000004C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PWM2 GSC3280_SYSCTL_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PWMR GSC3280_SYSCTL_BASEADDR+0x00000054
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PS2_0 GSC3280_SYSCTL_BASEADDR+0x00000058
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_PS2_1 GSC3280_SYSCTL_BASEADDR+0x0000005C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART0 GSC3280_SYSCTL_BASEADDR+0x00000060
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART1 GSC3280_SYSCTL_BASEADDR+0x00000064
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART2 GSC3280_SYSCTL_BASEADDR+0x00000068
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART3 GSC3280_SYSCTL_BASEADDR+0x0000006C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART4 GSC3280_SYSCTL_BASEADDR+0x00000070
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART5 GSC3280_SYSCTL_BASEADDR+0x00000074
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART6 GSC3280_SYSCTL_BASEADDR+0x00000078
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_UART7 GSC3280_SYSCTL_BASEADDR+0x0000007C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_TIMER0 GSC3280_SYSCTL_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_TIMER1 GSC3280_SYSCTL_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_TIMER2 GSC3280_SYSCTL_BASEADDR+0x00000088
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_TIMER3 GSC3280_SYSCTL_BASEADDR+0x0000008C
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_GPIODB GSC3280_SYSCTL_BASEADDR+0x00000090
|
|
#define GSC3280_REGADDR_SYSCTL_CLKDIV_CLKOUT GSC3280_SYSCTL_BASEADDR+0x00000094
|
|
#define GSC3280_REGADDR_SYSCTL_WDT_CFG GSC3280_SYSCTL_BASEADDR+0x00000098
|
|
#define GSC3280_REGADDR_SYSCTL_NFC_CFG GSC3280_SYSCTL_BASEADDR+0x0000009C
|
|
#define GSC3280_REGADDR_SYSCTL_DDR2_CFG GSC3280_SYSCTL_BASEADDR+0x000000A0
|
|
#define GSC3280_REGADDR_SYSCTL_UART7_CFG GSC3280_SYSCTL_BASEADDR+0x000000A4
|
|
#define GSC3280_REGADDR_SYSCTL_MAC_CFG GSC3280_SYSCTL_BASEADDR+0x000000A8
|
|
#define GSC3280_REGADDR_SYSCTL_TSC_CFG GSC3280_SYSCTL_BASEADDR+0x000000AC
|
|
#define GSC3280_REGADDR_SYSCTL_IO_CFG0 GSC3280_SYSCTL_BASEADDR+0x000000B0
|
|
#define GSC3280_REGADDR_SYSCTL_IO_CFG1 GSC3280_SYSCTL_BASEADDR+0x000000B4
|
|
#define GSC3280_REGADDR_SYSCTL_BOOTMODE_STATUS GSC3280_SYSCTL_BASEADDR+0x000000B8
|
|
#define GSC3280_REGADDR_CAN_MOD GSC3280_CAN_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_CAN_CMR GSC3280_CAN_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_CAN_SR GSC3280_CAN_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_CAN_IR GSC3280_CAN_BASEADDR+0x0000000c
|
|
#define GSC3280_REGADDR_CAN_IER GSC3280_CAN_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_CAN_BTR GSC3280_CAN_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_CAN_ALC GSC3280_CAN_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_CAN_ECC GSC3280_CAN_BASEADDR+0x0000001c
|
|
#define GSC3280_REGADDR_CAN_EWLR GSC3280_CAN_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_CAN_RXERR GSC3280_CAN_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_CAN_TXERR GSC3280_CAN_BASEADDR+0x00000028
|
|
#define GSC3280_REGADDR_CAN_RMC GSC3280_CAN_BASEADDR+0x0000002c
|
|
#define GSC3280_REGADDR_CAN_ACR GSC3280_CAN_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_CAN_AMR GSC3280_CAN_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_CAN_TXB_0 GSC3280_CAN_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_CAN_TXB_1 GSC3280_CAN_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_CAN_TXB_2 GSC3280_CAN_BASEADDR+0x00000088
|
|
#define GSC3280_REGADDR_CAN_TXB_3 GSC3280_CAN_BASEADDR+0x0000008C
|
|
#define GSC3280_REGADDR_CAN_RXB_0 GSC3280_CAN_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_CAN_RXB_1 GSC3280_CAN_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_CAN_RXB_2 GSC3280_CAN_BASEADDR+0x00000088
|
|
#define GSC3280_REGADDR_CAN_RXB_3 GSC3280_CAN_BASEADDR+0x0000008C
|
|
#define GSC3280_REGADDR_SPI0_CTRL GSC3280_SPI0_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_SPI0_SEABAUR GSC3280_SPI0_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_SPI0_TXFTLR GSC3280_SPI0_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_SPI0_RXFTLR GSC3280_SPI0_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_SPI0_TXFLR GSC3280_SPI0_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_SPI0_RXFLR GSC3280_SPI0_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_SPI0_SR GSC3280_SPI0_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_SPI0_IMSR GSC3280_SPI0_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_SPI0_ISR GSC3280_SPI0_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_SPI0_DA_S GSC3280_SPI0_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_SPI0_DA_F GSC3280_SPI0_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_SPI0_CS GSC3280_SPI0_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_SPI1_CTRL GSC3280_SPI1_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_SPI1_SEABAUR GSC3280_SPI1_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_SPI1_TXFTLR GSC3280_SPI1_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_SPI1_RXFTLR GSC3280_SPI1_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_SPI1_TXFLR GSC3280_SPI1_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_SPI1_RXFLR GSC3280_SPI1_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_SPI1_SR GSC3280_SPI1_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_SPI1_IMSR GSC3280_SPI1_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_SPI1_ISR GSC3280_SPI1_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_SPI1_DA_S GSC3280_SPI1_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_SPI1_DA_F GSC3280_SPI1_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_SPI1_CS GSC3280_SPI1_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_KEYPAD_INT_STATUS GSC3280_KEYPAD_BASEADDR
|
|
#define GSC3280_REGADDR_KEYPAD_INT_MASK GSC3280_KEYPAD_BASEADDR +0x4
|
|
#define GSC3280_REGADDR_KEYPAD_CTRL GSC3280_KEYPAD_BASEADDR +0x8
|
|
#define GSC3280_REGADDR_KEYPAD_VALUE GSC3280_KEYPAD_BASEADDR +0xC
|
|
#define GSC3280_REGADDR_KEYPAD_EN GSC3280_KEYPAD_BASEADDR +0x10
|
|
#define GSC3280_REGADDR_PWM_MODE GSC3280_PWM_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_PWM_CTRL GSC3280_PWM_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_MCPWM_CTRL GSC3280_PWM_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_PWM_CAPCTRL GSC3280_PWM_BASEADDR+0x0000000C
|
|
#define GSC3280_REGADDR_PWM_CNTCTRL GSC3280_PWM_BASEADDR+0x00000010
|
|
#define GSC3280_REGADDR_PWMIR GSC3280_PWM_BASEADDR+0x00000014
|
|
#define GSC3280_REGADDR_PWMIER GSC3280_PWM_BASEADDR+0x00000018
|
|
#define GSC3280_REGADDR_PWMTC0 GSC3280_PWM_BASEADDR+0x0000001C
|
|
#define GSC3280_REGADDR_PWMTC1 GSC3280_PWM_BASEADDR+0x00000020
|
|
#define GSC3280_REGADDR_PWMTC2 GSC3280_PWM_BASEADDR+0x00000024
|
|
#define GSC3280_REGADDR_PWMLIM0 GSC3280_PWM_BASEADDR+0x00000028
|
|
#define GSC3280_REGADDR_PWMLIM1 GSC3280_PWM_BASEADDR+0x0000002C
|
|
#define GSC3280_REGADDR_PWMLIM2 GSC3280_PWM_BASEADDR+0x00000030
|
|
#define GSC3280_REGADDR_PWMMR0_1 GSC3280_PWM_BASEADDR+0x00000034
|
|
#define GSC3280_REGADDR_PWMMR0_2 GSC3280_PWM_BASEADDR+0x00000038
|
|
#define GSC3280_REGADDR_PWMMR1_1 GSC3280_PWM_BASEADDR+0x0000003C
|
|
#define GSC3280_REGADDR_PWMMR1_2 GSC3280_PWM_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_PWMMR2_1 GSC3280_PWM_BASEADDR+0x00000044
|
|
#define GSC3280_REGADDR_PWMMR2_2 GSC3280_PWM_BASEADDR+0x00000048
|
|
#define GSC3280_REGADDR_PWMCAP0 GSC3280_PWM_BASEADDR+0x0000004c
|
|
#define GSC3280_REGADDR_PWMCAP1 GSC3280_PWM_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_PWMCAP2 GSC3280_PWM_BASEADDR+0x00000054
|
|
#define GSC3280_REGADDR_PWMMCR GSC3280_PWM_BASEADDR+0x00000058
|
|
#define GSC3280_REGADDR_PWMDT GSC3280_PWM_BASEADDR+0x0000005c
|
|
#define GSC3280_REGADDR_PWMCPR GSC3280_PWM_BASEADDR+0x00000060
|
|
#define GSC3280_REGADDR_PWMLER GSC3280_PWM_BASEADDR+0x00000064
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_EN GSC3280_PWM_BASEADDR+0x00000068
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_LIM GSC3280_PWM_BASEADDR+0x0000006c
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_M1 GSC3280_PWM_BASEADDR+0x00000070
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_M2 GSC3280_PWM_BASEADDR+0x00000074
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_M3 GSC3280_PWM_BASEADDR+0x00000078
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_TC1 GSC3280_PWM_BASEADDR+0x0000007c
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_TC2 GSC3280_PWM_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_TC3 GSC3280_PWM_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_ROTARY_ENCODER_STATE GSC3280_PWM_BASEADDR+0x00000088
|
|
#define GSC3280_REGADDR_SCI0_TXDATA GSC3280_SCI0_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_SCI0_RXDATA GSC3280_SCI0_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_SCI0_CTRL0 GSC3280_SCI0_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_SCI0_CTRL1 GSC3280_SCI0_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_SCI0_II GSC3280_SCI0_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_SCI0_IM GSC3280_SCI0_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_SCI0_FS GSC3280_SCI0_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_SCI0_FC GSC3280_SCI0_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_SCI0_BWT GSC3280_SCI0_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_SCI0_CWT GSC3280_SCI0_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_SCI0_CGT GSC3280_SCI0_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_SCI0_BGT GSC3280_SCI0_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_SCI0_BAUD GSC3280_SCI0_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_SCI1_TXDATA GSC3280_SCI1_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_SCI1_RXDATA GSC3280_SCI1_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_SCI1_CTRL0 GSC3280_SCI1_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_SCI1_CTRL1 GSC3280_SCI1_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_SCI1_II GSC3280_SCI1_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_SCI1_IM GSC3280_SCI1_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_SCI1_FS GSC3280_SCI1_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_SCI1_FC GSC3280_SCI1_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_SCI1_BWT GSC3280_SCI1_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_SCI1_CWT GSC3280_SCI1_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_SCI1_CGT GSC3280_SCI1_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_SCI1_BGT GSC3280_SCI1_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_SCI1_BAUD GSC3280_SCI1_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_PS2_0_IBUF GSC3280_PS2_0_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_PS2_0_OBUF GSC3280_PS2_0_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_PS2_0_SR GSC3280_PS2_0_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_PS2_0_CR GSC3280_PS2_0_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_PS2_0_CPSR GSC3280_PS2_0_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_PS2_0_DVR GSC3280_PS2_0_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_PS2_1_IBUF GSC3280_PS2_1_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_PS2_1_OBUF GSC3280_PS2_1_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_PS2_1_SR GSC3280_PS2_1_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_PS2_1_CR GSC3280_PS2_1_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_PS2_1_CPSR GSC3280_PS2_1_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_PS2_1_DVR GSC3280_PS2_1_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_UART0_RB GSC3280_UART0_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART0_THR GSC3280_UART0_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART0_DLSB GSC3280_UART0_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART0_IER GSC3280_UART0_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART0_DMSB GSC3280_UART0_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART0_IIR GSC3280_UART0_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART0_FCR GSC3280_UART0_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART0_LCR GSC3280_UART0_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART0_LSR GSC3280_UART0_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART0_DMASA GSC3280_UART0_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART1_RB GSC3280_UART1_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART1_THR GSC3280_UART1_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART1_DLSB GSC3280_UART1_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART1_IER GSC3280_UART1_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART1_DMSB GSC3280_UART1_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART1_IIR GSC3280_UART1_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART1_FCR GSC3280_UART1_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART1_LCR GSC3280_UART1_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART1_LSR GSC3280_UART1_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART1_DMASA GSC3280_UART1_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART2_RB GSC3280_UART2_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART2_THR GSC3280_UART2_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART2_DLSB GSC3280_UART2_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART2_IER GSC3280_UART2_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART2_DMSB GSC3280_UART2_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART2_IIR GSC3280_UART2_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART2_FCR GSC3280_UART2_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART2_LCR GSC3280_UART2_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART2_LSR GSC3280_UART2_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART2_DMASA GSC3280_UART2_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART3_RB GSC3280_UART3_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART3_THR GSC3280_UART3_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART3_DLSB GSC3280_UART3_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART3_IER GSC3280_UART3_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART3_DMSB GSC3280_UART3_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART3_IIR GSC3280_UART3_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART3_FCR GSC3280_UART3_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART3_LCR GSC3280_UART3_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART3_LSR GSC3280_UART3_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART3_DMASA GSC3280_UART3_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART4_RB GSC3280_UART4_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART4_THR GSC3280_UART4_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART4_DLSB GSC3280_UART4_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART4_IER GSC3280_UART4_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART4_DMSB GSC3280_UART4_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART4_IIR GSC3280_UART4_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART4_FCR GSC3280_UART4_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART4_LCR GSC3280_UART4_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART4_LSR GSC3280_UART4_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART4_DMASA GSC3280_UART4_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART5_RB GSC3280_UART5_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART5_THR GSC3280_UART5_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART5_DLSB GSC3280_UART5_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART5_IER GSC3280_UART5_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART5_DMSB GSC3280_UART5_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART5_IIR GSC3280_UART5_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART5_FCR GSC3280_UART5_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART5_LCR GSC3280_UART5_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART5_LSR GSC3280_UART5_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART5_DMASA GSC3280_UART5_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART6_RB GSC3280_UART6_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART6_THR GSC3280_UART6_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART6_DLSB GSC3280_UART6_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART6_IER GSC3280_UART6_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART6_DMSB GSC3280_UART6_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART6_IIR GSC3280_UART6_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART6_FCR GSC3280_UART6_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART6_LCR GSC3280_UART6_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART6_MCR GSC3280_UART6_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_UART6_LSR GSC3280_UART6_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART6_MSR GSC3280_UART6_BASEADDR + 0x00000006
|
|
#define GSC3280_REGADDR_UART6_USR GSC3280_UART6_BASEADDR + 0x0000001F
|
|
#define GSC3280_REGADDR_UART6_HTX GSC3280_UART6_BASEADDR + 0x00000029
|
|
#define GSC3280_REGADDR_UART6_DMASA GSC3280_UART6_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_UART7_RB GSC3280_UART7_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART7_THR GSC3280_UART7_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART7_DLSB GSC3280_UART7_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_UART7_IER GSC3280_UART7_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART7_DMSB GSC3280_UART7_BASEADDR + 0x00000001
|
|
#define GSC3280_REGADDR_UART7_IIR GSC3280_UART7_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART7_FCR GSC3280_UART7_BASEADDR + 0x00000002
|
|
#define GSC3280_REGADDR_UART7_LCR GSC3280_UART7_BASEADDR + 0x00000003
|
|
#define GSC3280_REGADDR_UART7_MCR GSC3280_UART7_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_UART7_LSR GSC3280_UART7_BASEADDR + 0x00000005
|
|
#define GSC3280_REGADDR_UART7_MSR GSC3280_UART7_BASEADDR + 0x00000006
|
|
#define GSC3280_REGADDR_UART7_USR GSC3280_UART7_BASEADDR + 0x0000001F
|
|
#define GSC3280_REGADDR_UART7_HTX GSC3280_UART7_BASEADDR + 0x00000029
|
|
#define GSC3280_REGADDR_UART7_DMASA GSC3280_UART7_BASEADDR + 0x0000002A
|
|
#define GSC3280_REGADDR_MAC_MAC_CFG GSC3280_MAC_MAC_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_MAC_MAC_FLT GSC3280_MAC_MAC_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_MAC_MAC_HTH GSC3280_MAC_MAC_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_MAC_MAC_HTL GSC3280_MAC_MAC_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_MAC_MAC_GMA GSC3280_MAC_MAC_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_MAC_MAC_GMD GSC3280_MAC_MAC_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_MAC_MAC_FCR GSC3280_MAC_MAC_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_MAC_MAC_VLT GSC3280_MAC_MAC_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_MAC_MAC_VER GSC3280_MAC_MAC_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_MAC_MAC_DBG GSC3280_MAC_MAC_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_MAC_MAC_WKP GSC3280_MAC_MAC_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_MAC_MAC_PMT GSC3280_MAC_MAC_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_MAC_MAC_LCS GSC3280_MAC_MAC_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_MAC_MAC_LTC GSC3280_MAC_MAC_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_MAC_MAC_INT GSC3280_MAC_MAC_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_MAC_MAC_MSK GSC3280_MAC_MAC_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_MAC_MAC_AH0 GSC3280_MAC_MAC_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_MAC_MAC_AL0 GSC3280_MAC_MAC_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_MAC_MAC_AH1 GSC3280_MAC_MAC_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_MAC_MAC_AL1 GSC3280_MAC_MAC_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_MAC_MAC_AH2 GSC3280_MAC_MAC_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_MAC_MAC_AL2 GSC3280_MAC_MAC_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_MAC_MAC_AH3 GSC3280_MAC_MAC_BASEADDR + 0x00000058
|
|
#define GSC3280_REGADDR_MAC_MAC_AL3 GSC3280_MAC_MAC_BASEADDR + 0x0000005C
|
|
#define GSC3280_REGADDR_MAC_DMA_BUS GSC3280_MAC_DMA_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_MAC_DMA_TPL GSC3280_MAC_DMA_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_MAC_DMA_RPL GSC3280_MAC_DMA_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_MAC_DMA_RDL GSC3280_MAC_DMA_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_MAC_DMA_TDL GSC3280_MAC_DMA_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_MAC_DMA_STS GSC3280_MAC_DMA_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_MAC_DMA_MOD GSC3280_MAC_DMA_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_MAC_DMA_INT GSC3280_MAC_DMA_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_MAC_DMA_MIS GSC3280_MAC_DMA_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_MAC_DMA_WTD GSC3280_MAC_DMA_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_MAC_DMA_AXI GSC3280_MAC_DMA_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_MAC_DMA_AXS GSC3280_MAC_DMA_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_MAC_DMA_TDR GSC3280_MAC_DMA_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_MAC_DMA_RDR GSC3280_MAC_DMA_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_MAC_DMA_TBR GSC3280_MAC_DMA_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_MAC_DMA_RBR GSC3280_MAC_DMA_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_MAC_DMA_HWR GSC3280_MAC_DMA_BASEADDR + 0x00000058
|
|
#define GSC3280_REGADDR_TIMER0_LC GSC3280_TIMER_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_TIMER0_CV GSC3280_TIMER_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_TIMER0_CR GSC3280_TIMER_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_TIMER0_EOI GSC3280_TIMER_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_TIMER0_IS GSC3280_TIMER_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_TIMER1_LC GSC3280_TIMER_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_TIMER1_CV GSC3280_TIMER_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_TIMER1_CR GSC3280_TIMER_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_TIMER1_EOI GSC3280_TIMER_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_TIMER1_IS GSC3280_TIMER_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_TIMER2_LC GSC3280_TIMER_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_TIMER2_CV GSC3280_TIMER_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_TIMER2_CR GSC3280_TIMER_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_TIMER2_EOI GSC3280_TIMER_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_TIMER2_IS GSC3280_TIMER_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_TIMER3_LC GSC3280_TIMER_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_TIMER3_CV GSC3280_TIMER_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_TIMER3_CR GSC3280_TIMER_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_TIMER3_EOI GSC3280_TIMER_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_TIMER3_IS GSC3280_TIMER_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_TIMER_IS GSC3280_TIMER_BASEADDR + 0x000000A0
|
|
#define GSC3280_REGADDR_TIMER_EOI GSC3280_TIMER_BASEADDR + 0x000000A4
|
|
#define GSC3280_REGADDR_TIMER_RISR GSC3280_TIMER_BASEADDR + 0x000000A8
|
|
#define GSC3280_REGADDR_TIMER_TCV GSC3280_TIMER_BASEADDR + 0x000000AC
|
|
#define GSC3280_REGADDR_WDT_CR GSC3280_WATCHDOG_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_WDT_TORR GSC3280_WATCHDOG_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_WDT_CCVR GSC3280_WATCHDOG_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_WDT_CRR GSC3280_WATCHDOG_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_WDT_STAT GSC3280_WATCHDOG_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_WDT_EOI GSC3280_WATCHDOG_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_WDT_CP5 GSC3280_WATCHDOG_BASEADDR + 0x000000E4
|
|
#define GSC3280_REGADDR_WDT_CP4 GSC3280_WATCHDOG_BASEADDR + 0x000000E8
|
|
#define GSC3280_REGADDR_WDT_CP3 GSC3280_WATCHDOG_BASEADDR + 0x000000EC
|
|
#define GSC3280_REGADDR_WDT_CP2 GSC3280_WATCHDOG_BASEADDR + 0x000000F0
|
|
#define GSC3280_REGADDR_WDT_CP1 GSC3280_WATCHDOG_BASEADDR + 0x000000F4
|
|
#define GSC3280_REGADDR_WDT_CV GSC3280_WATCHDOG_BASEADDR + 0x000000F8
|
|
#define GSC3280_REGADDR_WDT_CT GSC3280_WATCHDOG_BASEADDR + 0x000000FC
|
|
#define GSC3280_REGADDR_I2C_CON GSC3280_I2C_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_I2C_TAR GSC3280_I2C_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_I2C_SAR GSC3280_I2C_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_I2C_HS_MADDR GSC3280_I2C_BASEADDR + 0x0000000c
|
|
#define GSC3280_REGADDR_I2C_DATA_CMD GSC3280_I2C_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_I2C_SS_HCNT GSC3280_I2C_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_I2C_SS_LCNT GSC3280_I2C_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_I2C_FS_HCNT GSC3280_I2C_BASEADDR + 0x0000001c
|
|
#define GSC3280_REGADDR_I2C_FS_LCNT GSC3280_I2C_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_I2C_HS_HCNT GSC3280_I2C_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_I2C_HS_LCNT GSC3280_I2C_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_I2C_INTR_STAT GSC3280_I2C_BASEADDR + 0x0000002c
|
|
#define GSC3280_REGADDR_I2C_INTR_MASK GSC3280_I2C_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_I2C_RAW_INTR_STAT GSC3280_I2C_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_I2C_RX_TL GSC3280_I2C_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_I2C_TX_TL GSC3280_I2C_BASEADDR + 0x0000003c
|
|
#define GSC3280_REGADDR_I2C_CLR_INTR GSC3280_I2C_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_I2C_CLR_RX_UNDER GSC3280_I2C_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_I2C_CLR_RX_OVER GSC3280_I2C_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_I2C_CLR_TX_OVER GSC3280_I2C_BASEADDR + 0x0000004c
|
|
#define GSC3280_REGADDR_I2C_CLR_RD_REQ GSC3280_I2C_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_I2C_CLR_TX_ABRT GSC3280_I2C_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_I2C_CLR_RX_DONE GSC3280_I2C_BASEADDR + 0x00000058
|
|
#define GSC3280_REGADDR_I2C_CLR_ACTIVITY GSC3280_I2C_BASEADDR + 0x0000005c
|
|
#define GSC3280_REGADDR_I2C_CLR_STOP_DET GSC3280_I2C_BASEADDR + 0x00000060
|
|
#define GSC3280_REGADDR_I2C_CLR_START_DET GSC3280_I2C_BASEADDR + 0x00000064
|
|
#define GSC3280_REGADDR_I2C_CLR_GEN_CALL GSC3280_I2C_BASEADDR + 0x00000068
|
|
#define GSC3280_REGADDR_I2C_ENABLE GSC3280_I2C_BASEADDR + 0x0000006c
|
|
#define GSC3280_REGADDR_I2C_STATUS GSC3280_I2C_BASEADDR + 0x00000070
|
|
#define GSC3280_REGADDR_I2C_TXFLR GSC3280_I2C_BASEADDR + 0x00000074
|
|
#define GSC3280_REGADDR_I2C_RXFLR GSC3280_I2C_BASEADDR + 0x00000078
|
|
#define GSC3280_REGADDR_I2C_SDA_HOLD GSC3280_I2C_BASEADDR + 0x0000007c
|
|
#define GSC3280_REGADDR_I2C_TX_ABRT_SOURCE GSC3280_I2C_BASEADDR + 0x00000080
|
|
#define GSC3280_REGADDR_SLV_DATA_NACK_ONLY GSC3280_I2C_BASEADDR + 0x00000084
|
|
#define GSC3280_REGADDR_I2C_DMA_CR GSC3280_I2C_BASEADDR + 0x00000088
|
|
#define GSC3280_REGADDR_I2C_DMA_TDLR GSC3280_I2C_BASEADDR + 0x0000008c
|
|
#define GSC3280_REGADDR_I2C_DMA_RDLR GSC3280_I2C_BASEADDR + 0x00000090
|
|
#define GSC3280_REGADDR_I2C_SDA_SETUP GSC3280_I2C_BASEADDR + 0x00000094
|
|
#define GSC3280_REGADDR_I2C_ACK_GENERAL_CALL GSC3280_I2C_BASEADDR + 0x00000098
|
|
#define GSC3280_REGADDR_I2C_ENABEL_STATUS GSC3280_I2C_BASEADDR + 0x0000009c
|
|
#define GSC3280_REGADDR_I2C_FS_SPKLEN GSC3280_I2C_BASEADDR + 0x000000a0
|
|
#define GSC3280_REGADDR_I2C_HS_SPKLEN GSC3280_I2C_BASEADDR + 0x000000a4
|
|
#define GSC3280_REGADDR_I2C_COMP_PARAM_1 GSC3280_I2C_BASEADDR + 0x000000f4
|
|
#define GSC3280_REGADDR_I2C_COMP_VERSION GSC3280_I2C_BASEADDR + 0x000000f8
|
|
#define GSC3280_REGADDR_I2C_COMP_TYPE GSC3280_I2C_BASEADDR + 0x000000fc
|
|
#define GSC3280_REGADDR_I2S_IER GSC3280_I2S_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_I2S_IRER GSC3280_I2S_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_I2S_ITER GSC3280_I2S_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_I2S_CER GSC3280_I2S_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_I2S_CCR GSC3280_I2S_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_I2S_RXFFR GSC3280_I2S_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_I2S_TXFFR GSC3280_I2S_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_I2S_LRBR0 GSC3280_I2S_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_I2S_LTHR0 GSC3280_I2S_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_I2S_RRBR0 GSC3280_I2S_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_I2S_RTHR0 GSC3280_I2S_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_I2S_RER0 GSC3280_I2S_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_I2S_TER0 GSC3280_I2S_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_I2S_RCR0 GSC3280_I2S_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_I2S_TCR0 GSC3280_I2S_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_I2S_ISR0 GSC3280_I2S_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_I2S_IMR0 GSC3280_I2S_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_I2S_ROR0 GSC3280_I2S_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_I2S_TOR0 GSC3280_I2S_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_I2S_RFCR0 GSC3280_I2S_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_I2S_TFCR0 GSC3280_I2S_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_I2S_RFF0 GSC3280_I2S_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_I2S_TFF0 GSC3280_I2S_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_I2S_RXDMA GSC3280_I2S_BASEADDR + 0x000001C0
|
|
#define GSC3280_REGADDR_I2S_RRXDMA GSC3280_I2S_BASEADDR + 0x000001C4
|
|
#define GSC3280_REGADDR_I2S_TXDMA GSC3280_I2S_BASEADDR + 0x000001C8
|
|
#define GSC3280_REGADDR_I2S_RTXDMA GSC3280_I2S_BASEADDR + 0x000001CC
|
|
#define GSC3280_REGADDR_I2S_COMP_PARAM_2 GSC3280_I2S_BASEADDR + 0x000001F0
|
|
#define GSC3280_REGADDR_I2S_COMP_PARAM_1 GSC3280_I2S_BASEADDR + 0x000001F4
|
|
#define GSC3280_REGADDR_I2S_COMP_VERSION GSC3280_I2S_BASEADDR + 0x000001F8
|
|
#define GSC3280_REGADDR_I2S_COMP_TYPE GSC3280_I2S_BASEADDR + 0x000001FC
|
|
#define GSC3280_REGADDR_I2S_DMA_CTRL GSC3280_I2S_BASEADDR + 0x00000200
|
|
#define GSC3280_REGADDR_DDR2_STAT GSC3280_DDR2_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_DDR2_INTRSTAT GSC3280_DDR2_BASEADDR+0x0000000c
|
|
#define GSC3280_REGADDR_DDR2_SCTL GSC3280_DDR2_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_DDR2_SCFG GSC3280_DDR2_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_DDR2_POWSTAT GSC3280_DDR2_BASEADDR+0x00000048
|
|
#define GSC3280_REGADDR_DDR2_MRRSTAT0 GSC3280_DDR2_BASEADDR+0x00000064
|
|
#define GSC3280_REGADDR_DDR2_CMDTSTAT GSC3280_DDR2_BASEADDR+0x0000004c
|
|
#define GSC3280_REGADDR_DDR2_MCMD GSC3280_DDR2_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_DDR2_MRRSTAT1 GSC3280_DDR2_BASEADDR+0x00000068
|
|
#define GSC3280_REGADDR_DDR2_MRRCFG0 GSC3280_DDR2_BASEADDR+0x00000060
|
|
#define GSC3280_REGADDR_DDR2_CMDTSTATEN GSC3280_DDR2_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_DDR2_POWCTL GSC3280_DDR2_BASEADDR+0x00000044
|
|
#define GSC3280_REGADDR_DDR2_LPDDR2ZQCFG GSC3280_DDR2_BASEADDR+0x0000008c
|
|
#define GSC3280_REGADDR_DDR2_PPCFG GSC3280_DDR2_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_DDR2_MCFG1 GSC3280_DDR2_BASEADDR+0x0000007c
|
|
#define GSC3280_REGADDR_DDR2_MSTAT GSC3280_DDR2_BASEADDR+0x00000088
|
|
#define GSC3280_REGADDR_DDR2_MCFG GSC3280_DDR2_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_DDR2_DTUAWDT GSC3280_DDR2_BASEADDR+0x000000b0
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD2 GSC3280_DDR2_BASEADDR+0x000000a8
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD3 GSC3280_DDR2_BASEADDR+0x000000ac
|
|
#define GSC3280_REGADDR_DDR2_DTUNE GSC3280_DDR2_BASEADDR+0x0000009c
|
|
#define GSC3280_REGADDR_DDR2_DTUPDES GSC3280_DDR2_BASEADDR+0x00000094
|
|
#define GSC3280_REGADDR_DDR2_DTUNA GSC3280_DDR2_BASEADDR+0x00000098
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD0 GSC3280_DDR2_BASEADDR+0x000000a0
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD1 GSC3280_DDR2_BASEADDR+0x000000a4
|
|
#define GSC3280_REGADDR_DDR2_TCKSRE GSC3280_DDR2_BASEADDR+0x00000124
|
|
#define GSC3280_REGADDR_DDR2_TZQCSI GSC3280_DDR2_BASEADDR+0x0000011c
|
|
#define GSC3280_REGADDR_DDR2_TINIT GSC3280_DDR2_BASEADDR+0x000000c4
|
|
#define GSC3280_REGADDR_DDR2_TDPD GSC3280_DDR2_BASEADDR+0x00000144
|
|
#define GSC3280_REGADDR_DDR2_TOGCNT1U GSC3280_DDR2_BASEADDR+0x000000c0
|
|
#define GSC3280_REGADDR_DDR2_TCKE GSC3280_DDR2_BASEADDR+0x0000012c
|
|
#define GSC3280_REGADDR_DDR2_TMOD GSC3280_DDR2_BASEADDR+0x00000130
|
|
#define GSC3280_REGADDR_DDR2_TEXSR GSC3280_DDR2_BASEADDR+0x0000010c
|
|
#define GSC3280_REGADDR_DDR2_TAL GSC3280_DDR2_BASEADDR+0x000000e4
|
|
#define GSC3280_REGADDR_DDR2_TRTP GSC3280_DDR2_BASEADDR+0x00000100
|
|
#define GSC3280_REGADDR_DDR2_TCKSRX GSC3280_DDR2_BASEADDR+0x00000128
|
|
#define GSC3280_REGADDR_DDR2_TRTW GSC3280_DDR2_BASEADDR+0x000000e0
|
|
#define GSC3280_REGADDR_DDR2_TCWL GSC3280_DDR2_BASEADDR+0x000000ec
|
|
#define GSC3280_REGADDR_DDR2_TWR GSC3280_DDR2_BASEADDR+0x00000104
|
|
#define GSC3280_REGADDR_DDR2_TCL GSC3280_DDR2_BASEADDR+0x000000e8
|
|
#define GSC3280_REGADDR_DDR2_TDQS GSC3280_DDR2_BASEADDR+0x00000120
|
|
#define GSC3280_REGADDR_DDR2_TRSTH GSC3280_DDR2_BASEADDR+0x000000c8
|
|
#define GSC3280_REGADDR_DDR2_TRCD GSC3280_DDR2_BASEADDR+0x000000f8
|
|
#define GSC3280_REGADDR_DDR2_TXP GSC3280_DDR2_BASEADDR+0x00000110
|
|
#define GSC3280_REGADDR_DDR2_TOGCNT100N GSC3280_DDR2_BASEADDR+0x000000cc
|
|
#define GSC3280_REGADDR_DDR2_TMRD GSC3280_DDR2_BASEADDR+0x000000d4
|
|
#define GSC3280_REGADDR_DDR2_TRSTL GSC3280_DDR2_BASEADDR+0x00000134
|
|
#define GSC3280_REGADDR_DDR2_TREFI GSC3280_DDR2_BASEADDR+0x000000d0
|
|
#define GSC3280_REGADDR_DDR2_TRAS GSC3280_DDR2_BASEADDR+0x000000f0
|
|
#define GSC3280_REGADDR_DDR2_TWTR GSC3280_DDR2_BASEADDR+0x00000108
|
|
#define GSC3280_REGADDR_DDR2_TRC GSC3280_DDR2_BASEADDR+0x000000f4
|
|
#define GSC3280_REGADDR_DDR2_TRFC GSC3280_DDR2_BASEADDR+0x000000d8
|
|
#define GSC3280_REGADDR_DDR2_TMRR GSC3280_DDR2_BASEADDR+0x0000013c
|
|
#define GSC3280_REGADDR_DDR2_TCKESR GSC3280_DDR2_BASEADDR+0x00000140
|
|
#define GSC3280_REGADDR_DDR2_TZQCL GSC3280_DDR2_BASEADDR+0x00000138
|
|
#define GSC3280_REGADDR_DDR2_TRRD GSC3280_DDR2_BASEADDR+0x000000fc
|
|
#define GSC3280_REGADDR_DDR2_TRP GSC3280_DDR2_BASEADDR+0x000000dc
|
|
#define GSC3280_REGADDR_DDR2_TZQCS GSC3280_DDR2_BASEADDR+0x00000118
|
|
#define GSC3280_REGADDR_DDR2_TXPDLL GSC3280_DDR2_BASEADDR+0x00000114
|
|
#define GSC3280_REGADDR_DDR2_ECCCFG GSC3280_DDR2_BASEADDR+0x00000180
|
|
#define GSC3280_REGADDR_DDR2_ECCLOG GSC3280_DDR2_BASEADDR+0x0000018c
|
|
#define GSC3280_REGADDR_DDR2_ECCCLR GSC3280_DDR2_BASEADDR+0x00000188
|
|
#define GSC3280_REGADDR_DDR2_ECCTST GSC3280_DDR2_BASEADDR+0x00000184
|
|
#define GSC3280_REGADDR_DDR2_DTUWD0 GSC3280_DDR2_BASEADDR+0x00000210
|
|
#define GSC3280_REGADDR_DDR2_DTUWD1 GSC3280_DDR2_BASEADDR+0x00000214
|
|
#define GSC3280_REGADDR_DDR2_DTUWACTL GSC3280_DDR2_BASEADDR+0x00000200
|
|
#define GSC3280_REGADDR_DDR2_DTULFSRRD GSC3280_DDR2_BASEADDR+0x00000238
|
|
#define GSC3280_REGADDR_DDR2_DTUWD2 GSC3280_DDR2_BASEADDR+0x00000218
|
|
#define GSC3280_REGADDR_DDR2_DTUWD3 GSC3280_DDR2_BASEADDR+0x0000021c
|
|
#define GSC3280_REGADDR_DDR2_DTULFSRWD GSC3280_DDR2_BASEADDR+0x00000234
|
|
#define GSC3280_REGADDR_DDR2_DTURACTL GSC3280_DDR2_BASEADDR+0x00000204
|
|
#define GSC3280_REGADDR_DDR2_DTUWDM GSC3280_DDR2_BASEADDR+0x00000220
|
|
#define GSC3280_REGADDR_DDR2_DTURD0 GSC3280_DDR2_BASEADDR+0x00000224
|
|
#define GSC3280_REGADDR_DDR2_DTURD1 GSC3280_DDR2_BASEADDR+0x00000228
|
|
#define GSC3280_REGADDR_DDR2_DTURD2 GSC3280_DDR2_BASEADDR+0x0000022c
|
|
#define GSC3280_REGADDR_DDR2_DTURD3 GSC3280_DDR2_BASEADDR+0x00000230
|
|
#define GSC3280_REGADDR_DDR2_DTUCFG GSC3280_DDR2_BASEADDR+0x00000208
|
|
#define GSC3280_REGADDR_DDR2_DTUEAF GSC3280_DDR2_BASEADDR+0x0000023c
|
|
#define GSC3280_REGADDR_DDR2_DTUECTL GSC3280_DDR2_BASEADDR+0x0000020c
|
|
#define GSC3280_REGADDR_DDR2_DFIODTCFG1 GSC3280_DDR2_BASEADDR+0x00000248
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLDELAY GSC3280_DDR2_BASEADDR+0x00000240
|
|
#define GSC3280_REGADDR_DDR2_DFIODTRANKMAP GSC3280_DDR2_BASEADDR+0x0000024c
|
|
#define GSC3280_REGADDR_DDR2_DFIODTCFG GSC3280_DDR2_BASEADDR+0x00000244
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYWRLAT GSC3280_DDR2_BASEADDR+0x00000254
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYWRDATA GSC3280_DDR2_BASEADDR+0x00000250
|
|
#define GSC3280_REGADDR_DDR2_DFITRDDATAEN GSC3280_DDR2_BASEADDR+0x00000260
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYRDLAT GSC3280_DDR2_BASEADDR+0x00000264
|
|
#define GSC3280_REGADDR_DDR2_DFITREFMSKI GSC3280_DDR2_BASEADDR+0x00000294
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE0 GSC3280_DDR2_BASEADDR+0x00000270
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE1 GSC3280_DDR2_BASEADDR+0x00000274
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDDLY GSC3280_DDR2_BASEADDR+0x00000288
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE2 GSC3280_DDR2_BASEADDR+0x00000278
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDMIN GSC3280_DDR2_BASEADDR+0x00000280
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE3 GSC3280_DDR2_BASEADDR+0x0000027c
|
|
#define GSC3280_REGADDR_DDR2_DFIUPDCFG GSC3280_DDR2_BASEADDR+0x00000290
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDMAX GSC3280_DDR2_BASEADDR+0x00000284
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDI GSC3280_DDR2_BASEADDR+0x00000298
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLEN GSC3280_DDR2_BASEADDR+0x000002b8
|
|
#define GSC3280_REGADDR_DDR2_DFITRSTAT0 GSC3280_DDR2_BASEADDR+0x000002b0
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLEN GSC3280_DDR2_BASEADDR+0x000002b4
|
|
#define GSC3280_REGADDR_DDR2_DFITRCFG0 GSC3280_DDR2_BASEADDR+0x000002ac
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEEN GSC3280_DDR2_BASEADDR+0x000002bc
|
|
#define GSC3280_REGADDR_DDR2_DFISTSTAT0 GSC3280_DDR2_BASEADDR+0x000002c0
|
|
#define GSC3280_REGADDR_DDR2_DFISTPARLOG GSC3280_DDR2_BASEADDR+0x000002e0
|
|
#define GSC3280_REGADDR_DDR2_DFITDRAMCLKEN GSC3280_DDR2_BASEADDR+0x000002d0
|
|
#define GSC3280_REGADDR_DDR2_DFISTPARCLR GSC3280_DDR2_BASEADDR+0x000002dc
|
|
#define GSC3280_REGADDR_DDR2_DFISTCFG0 GSC3280_DDR2_BASEADDR+0x000002c4
|
|
#define GSC3280_REGADDR_DDR2_DFISTCFG1 GSC3280_DDR2_BASEADDR+0x000002c8
|
|
#define GSC3280_REGADDR_DDR2_DFISTCFG2 GSC3280_DDR2_BASEADDR+0x000002d8
|
|
#define GSC3280_REGADDR_DDR2_DFITDRAMCLKDIS GSC3280_DDR2_BASEADDR+0x000002d4
|
|
#define GSC3280_REGADDR_DDR2_DFILPCFG0 GSC3280_DDR2_BASEADDR+0x000002f0
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLDELAY0 GSC3280_DDR2_BASEADDR+0x00000318
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLDELAY1 GSC3280_DDR2_BASEADDR+0x0000031c
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLDELAY2 GSC3280_DDR2_BASEADDR+0x00000320
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLRESP0 GSC3280_DDR2_BASEADDR+0x0000030c
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLRESP1 GSC3280_DDR2_BASEADDR+0x00000310
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLRESP2 GSC3280_DDR2_BASEADDR+0x00000314
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLRESP0 GSC3280_DDR2_BASEADDR+0x00000300
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLDELAY0 GSC3280_DDR2_BASEADDR+0x00000324
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLDELAY1 GSC3280_DDR2_BASEADDR+0x00000328
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLRESP1 GSC3280_DDR2_BASEADDR+0x00000304
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLDELAY2 GSC3280_DDR2_BASEADDR+0x0000032c
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLRESP2 GSC3280_DDR2_BASEADDR+0x00000308
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEDELAY0 GSC3280_DDR2_BASEADDR+0x00000330
|
|
#define GSC3280_REGADDR_DDR2_DFITRCMD GSC3280_DDR2_BASEADDR+0x0000033c
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEDELAY1 GSC3280_DDR2_BASEADDR+0x00000334
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEDELAY2 GSC3280_DDR2_BASEADDR+0x00000338
|
|
#define GSC3280_REGADDR_DDR2_IPTR GSC3280_DDR2_BASEADDR+0x000003fc
|
|
#define GSC3280_REGADDR_DDR2_IPVR GSC3280_DDR2_BASEADDR+0x000003f8
|
|
#define GSC3280_REGADDR_DDR2_CSTAT GSC3280_DDR2_BASEADDR+0x00000488
|
|
#define GSC3280_REGADDR_DDR2_PCFG_0 GSC3280_DDR2_BASEADDR+0x00000400
|
|
#define GSC3280_REGADDR_DDR2_PCFG_1 GSC3280_DDR2_BASEADDR+0x00000404
|
|
#define GSC3280_REGADDR_DDR2_CCFG GSC3280_DDR2_BASEADDR+0x00000480
|
|
#define GSC3280_REGADDR_DDR2_PCFG_2 GSC3280_DDR2_BASEADDR+0x00000408
|
|
#define GSC3280_REGADDR_DDR2_PCFG_3 GSC3280_DDR2_BASEADDR+0x0000040c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_4 GSC3280_DDR2_BASEADDR+0x00000410
|
|
#define GSC3280_REGADDR_DDR2_PCFG_5 GSC3280_DDR2_BASEADDR+0x00000414
|
|
#define GSC3280_REGADDR_DDR2_PCFG_6 GSC3280_DDR2_BASEADDR+0x00000418
|
|
#define GSC3280_REGADDR_DDR2_PCFG_10 GSC3280_DDR2_BASEADDR+0x00000428
|
|
#define GSC3280_REGADDR_DDR2_PCFG_7 GSC3280_DDR2_BASEADDR+0x0000041c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_11 GSC3280_DDR2_BASEADDR+0x0000042c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_8 GSC3280_DDR2_BASEADDR+0x00000420
|
|
#define GSC3280_REGADDR_DDR2_PCFG_12 GSC3280_DDR2_BASEADDR+0x00000430
|
|
#define GSC3280_REGADDR_DDR2_PCFG_9 GSC3280_DDR2_BASEADDR+0x00000424
|
|
#define GSC3280_REGADDR_DDR2_PCFG_13 GSC3280_DDR2_BASEADDR+0x00000434
|
|
#define GSC3280_REGADDR_DDR2_PCFG_14 GSC3280_DDR2_BASEADDR+0x00000438
|
|
#define GSC3280_REGADDR_DDR2_PCFG_15 GSC3280_DDR2_BASEADDR+0x0000043c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_20 GSC3280_DDR2_BASEADDR+0x00000450
|
|
#define GSC3280_REGADDR_DDR2_CCFG1 GSC3280_DDR2_BASEADDR+0x0000048c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_16 GSC3280_DDR2_BASEADDR+0x00000440
|
|
#define GSC3280_REGADDR_DDR2_PCFG_21 GSC3280_DDR2_BASEADDR+0x00000454
|
|
#define GSC3280_REGADDR_DDR2_PCFG_17 GSC3280_DDR2_BASEADDR+0x00000444
|
|
#define GSC3280_REGADDR_DDR2_PCFG_22 GSC3280_DDR2_BASEADDR+0x00000458
|
|
#define GSC3280_REGADDR_DDR2_PCFG_23 GSC3280_DDR2_BASEADDR+0x0000045c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_18 GSC3280_DDR2_BASEADDR+0x00000448
|
|
#define GSC3280_REGADDR_DDR2_PCFG_24 GSC3280_DDR2_BASEADDR+0x00000460
|
|
#define GSC3280_REGADDR_DDR2_PCFG_19 GSC3280_DDR2_BASEADDR+0x0000044c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_30 GSC3280_DDR2_BASEADDR+0x00000478
|
|
#define GSC3280_REGADDR_DDR2_PCFG_25 GSC3280_DDR2_BASEADDR+0x00000464
|
|
#define GSC3280_REGADDR_DDR2_PCFG_31 GSC3280_DDR2_BASEADDR+0x0000047c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_26 GSC3280_DDR2_BASEADDR+0x00000468
|
|
#define GSC3280_REGADDR_DDR2_PCFG_27 GSC3280_DDR2_BASEADDR+0x0000046c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_28 GSC3280_DDR2_BASEADDR+0x00000470
|
|
#define GSC3280_REGADDR_DDR2_PCFG_29 GSC3280_DDR2_BASEADDR+0x00000474
|
|
#define GSC3280_REGADDR_DDR2_DCFG GSC3280_DDR2_BASEADDR+0x00000484
|
|
#define GSC3280_REGADDR_SDIO_CTRL GSC3280_SDIO_BASEADDR+4*0
|
|
#define GSC3280_REGADDR_SDIO_PWREN GSC3280_SDIO_BASEADDR+4*1
|
|
#define GSC3280_REGADDR_SDIO_CLKDIV GSC3280_SDIO_BASEADDR+4*2
|
|
#define GSC3280_REGADDR_SDIO_CLKSRC GSC3280_SDIO_BASEADDR+4*3
|
|
#define GSC3280_REGADDR_SDIO_CLKENA GSC3280_SDIO_BASEADDR+4*4
|
|
#define GSC3280_REGADDR_SDIO_TMOUT GSC3280_SDIO_BASEADDR+4*5
|
|
#define GSC3280_REGADDR_SDIO_CTYPE GSC3280_SDIO_BASEADDR+4*6
|
|
#define GSC3280_REGADDR_SDIO_BLKSIZ GSC3280_SDIO_BASEADDR+4*7
|
|
#define GSC3280_REGADDR_SDIO_BYTCNT GSC3280_SDIO_BASEADDR+4*8
|
|
#define GSC3280_REGADDR_SDIO_INTMASK GSC3280_SDIO_BASEADDR+4*9
|
|
#define GSC3280_REGADDR_SDIO_CMDARG GSC3280_SDIO_BASEADDR+4*10
|
|
#define GSC3280_REGADDR_SDIO_CMD GSC3280_SDIO_BASEADDR+4*11
|
|
#define GSC3280_REGADDR_SDIO_RESP0 GSC3280_SDIO_BASEADDR+4*12
|
|
#define GSC3280_REGADDR_SDIO_RESP1 GSC3280_SDIO_BASEADDR+4*13
|
|
#define GSC3280_REGADDR_SDIO_RESP2 GSC3280_SDIO_BASEADDR+4*14
|
|
#define GSC3280_REGADDR_SDIO_RESP3 GSC3280_SDIO_BASEADDR+4*15
|
|
#define GSC3280_REGADDR_SDIO_MINTSTS GSC3280_SDIO_BASEADDR+4*16
|
|
#define GSC3280_REGADDR_SDIO_RINTSTS GSC3280_SDIO_BASEADDR+4*17
|
|
#define GSC3280_REGADDR_SDIO_STATUS GSC3280_SDIO_BASEADDR+4*18
|
|
#define GSC3280_REGADDR_SDIO_FIFOTH GSC3280_SDIO_BASEADDR+4*19
|
|
#define GSC3280_REGADDR_SDIO_CDETECT GSC3280_SDIO_BASEADDR+4*20
|
|
#define GSC3280_REGADDR_SDIO_WRTPRT GSC3280_SDIO_BASEADDR+4*21
|
|
#define GSC3280_REGADDR_SDIO_GPIO GSC3280_SDIO_BASEADDR+4*22
|
|
#define GSC3280_REGADDR_SDIO_TCBCNT GSC3280_SDIO_BASEADDR+4*23
|
|
#define GSC3280_REGADDR_SDIO_TBBCNT GSC3280_SDIO_BASEADDR+4*24
|
|
#define GSC3280_REGADDR_SDIO_DEBNCE GSC3280_SDIO_BASEADDR+4*25
|
|
#define GSC3280_REGADDR_SDIO_USRID GSC3280_SDIO_BASEADDR+4*26
|
|
#define GSC3280_REGADDR_SDIO_VERID GSC3280_SDIO_BASEADDR+4*27
|
|
#define GSC3280_REGADDR_SDIO_HCON GSC3280_SDIO_BASEADDR+4*28
|
|
#define GSC3280_REGADDR_SDIO_UHS GSC3280_SDIO_BASEADDR+4*29
|
|
#define GSC3280_REGADDR_SDIO_RST GSC3280_SDIO_BASEADDR+4*30
|
|
#define GSC3280_REGADDR_SDIO_BEP GSC3280_SDIO_BASEADDR+4*31
|
|
#define GSC3280_REGADDR_SDIO_BMOD GSC3280_SDIO_BASEADDR+4*32
|
|
#define GSC3280_REGADDR_SDIO_PLDMND GSC3280_SDIO_BASEADDR+4*33
|
|
#define GSC3280_REGADDR_SDIO_DBADDR GSC3280_SDIO_BASEADDR+4*34
|
|
#define GSC3280_REGADDR_SDIO_IDSTS GSC3280_SDIO_BASEADDR+4*35
|
|
#define GSC3280_REGADDR_SDIO_IDINTEN GSC3280_SDIO_BASEADDR+4*36
|
|
#define GSC3280_REGADDR_SDIO_DSCADDR GSC3280_SDIO_BASEADDR+4*37
|
|
#define GSC3280_REGADDR_SDIO_BUFADDR GSC3280_SDIO_BASEADDR+4*38
|
|
#define GSC3280_REGADDR_SDIO_FIFO GSC3280_SDIO_BASEADDR+4*128
|
|
#define GSC3280_REGADDR_GPIO_SWPORTA_DR GSC3280_GPIO_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_GPIO_SWPORTA_DDR GSC3280_GPIO_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_GPIO_SWPORTA_CTL GSC3280_GPIO_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_GPIO_SWPORTB_DR GSC3280_GPIO_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_GPIO_SWPORTB_DDR GSC3280_GPIO_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_GPIO_SWPORTB_CTL GSC3280_GPIO_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_GPIO_SWPORTC_DR GSC3280_GPIO_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_GPIO_SWPORTC_DDR GSC3280_GPIO_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_GPIO_SWPORTC_CTL GSC3280_GPIO_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_GPIO_SWPORTD_DR GSC3280_GPIO_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_GPIO_SWPORTD_DDR GSC3280_GPIO_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_GPIO_SWPORTD_CTL GSC3280_GPIO_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_GPIO_INTEN GSC3280_GPIO_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_GPIO_INTMASK GSC3280_GPIO_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_GPIO_INTTYPE_LEVEL GSC3280_GPIO_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_GPIO_INT_POLARITY GSC3280_GPIO_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_GPIO_INTSTATUS GSC3280_GPIO_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_GPIO_RAW_INTSTATUS GSC3280_GPIO_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_GPIO_DEBOUNCE GSC3280_GPIO_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_GPIO_PORTA_EOI GSC3280_GPIO_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTA GSC3280_GPIO_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTB GSC3280_GPIO_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTC GSC3280_GPIO_BASEADDR + 0x00000058
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTD GSC3280_GPIO_BASEADDR + 0x0000005C
|
|
#define GSC3280_REGADDR_GPIO_LS_SYNC GSC3280_GPIO_BASEADDR + 0x00000060
|
|
#define GSC3280_REGADDR_GPIO_ID_CODE GSC3280_GPIO_BASEADDR + 0x00000064
|
|
#define GSC3280_REGADDR_GPIO_VER_ID_CODE GSC3280_GPIO_BASEADDR + 0x0000006C
|
|
#define GSC3280_REGADDR_GPIO_CONFIG_REG1 GSC3280_GPIO_BASEADDR + 0x00000074
|
|
#define GSC3280_REGADDR_GPIO_CONFIG_REG2 GSC3280_GPIO_BASEADDR + 0x00000070
|
|
#define GSC3280_REGADDR_TIMER0_CV GSC3280_TIMER_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_TIMER0_CR GSC3280_TIMER_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_TIMER0_EOI GSC3280_TIMER_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_TIMER0_IS GSC3280_TIMER_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_TIMER1_LC GSC3280_TIMER_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_TIMER1_CV GSC3280_TIMER_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_TIMER1_CR GSC3280_TIMER_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_TIMER1_EOI GSC3280_TIMER_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_TIMER1_IS GSC3280_TIMER_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_TIMER2_LC GSC3280_TIMER_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_TIMER2_CV GSC3280_TIMER_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_TIMER2_CR GSC3280_TIMER_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_TIMER2_EOI GSC3280_TIMER_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_TIMER2_IS GSC3280_TIMER_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_TIMER3_LC GSC3280_TIMER_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_TIMER3_CV GSC3280_TIMER_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_TIMER3_CR GSC3280_TIMER_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_TIMER3_EOI GSC3280_TIMER_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_TIMER3_IS GSC3280_TIMER_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_TIMER_IS GSC3280_TIMER_BASEADDR + 0x000000A0
|
|
#define GSC3280_REGADDR_TIMER_EOI GSC3280_TIMER_BASEADDR + 0x000000A4
|
|
#define GSC3280_REGADDR_TIMER_RISR GSC3280_TIMER_BASEADDR + 0x000000A8
|
|
#define GSC3280_REGADDR_TIMER_TCV GSC3280_TIMER_BASEADDR + 0x000000AC
|
|
#define GSC3280_REGADDR_WDT_CR GSC3280_WATCHDOG_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_WDT_TORR GSC3280_WATCHDOG_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_WDT_CCVR GSC3280_WATCHDOG_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_WDT_CRR GSC3280_WATCHDOG_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_WDT_STAT GSC3280_WATCHDOG_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_WDT_EOI GSC3280_WATCHDOG_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_WDT_CP5 GSC3280_WATCHDOG_BASEADDR + 0x000000E4
|
|
#define GSC3280_REGADDR_WDT_CP4 GSC3280_WATCHDOG_BASEADDR + 0x000000E8
|
|
#define GSC3280_REGADDR_WDT_CP3 GSC3280_WATCHDOG_BASEADDR + 0x000000EC
|
|
#define GSC3280_REGADDR_WDT_CP2 GSC3280_WATCHDOG_BASEADDR + 0x000000F0
|
|
#define GSC3280_REGADDR_WDT_CP1 GSC3280_WATCHDOG_BASEADDR + 0x000000F4
|
|
#define GSC3280_REGADDR_WDT_CV GSC3280_WATCHDOG_BASEADDR + 0x000000F8
|
|
#define GSC3280_REGADDR_WDT_CT GSC3280_WATCHDOG_BASEADDR + 0x000000FC
|
|
#define GSC3280_REGADDR_I2C_CON GSC3280_I2C_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_I2C_TAR GSC3280_I2C_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_I2C_SAR GSC3280_I2C_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_I2C_HS_MADDR GSC3280_I2C_BASEADDR + 0x0000000c
|
|
#define GSC3280_REGADDR_I2C_DATA_CMD GSC3280_I2C_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_I2C_SS_HCNT GSC3280_I2C_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_I2C_SS_LCNT GSC3280_I2C_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_I2C_FS_HCNT GSC3280_I2C_BASEADDR + 0x0000001c
|
|
#define GSC3280_REGADDR_I2C_FS_LCNT GSC3280_I2C_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_I2C_HS_HCNT GSC3280_I2C_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_I2C_HS_LCNT GSC3280_I2C_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_I2C_INTR_STAT GSC3280_I2C_BASEADDR + 0x0000002c
|
|
#define GSC3280_REGADDR_I2C_INTR_MASK GSC3280_I2C_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_I2C_RAW_INTR_STAT GSC3280_I2C_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_I2C_RX_TL GSC3280_I2C_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_I2C_TX_TL GSC3280_I2C_BASEADDR + 0x0000003c
|
|
#define GSC3280_REGADDR_I2C_CLR_INTR GSC3280_I2C_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_I2C_CLR_RX_UNDER GSC3280_I2C_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_I2C_CLR_RX_OVER GSC3280_I2C_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_I2C_CLR_TX_OVER GSC3280_I2C_BASEADDR + 0x0000004c
|
|
#define GSC3280_REGADDR_I2C_CLR_RD_REQ GSC3280_I2C_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_I2C_CLR_TX_ABRT GSC3280_I2C_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_I2C_CLR_RX_DONE GSC3280_I2C_BASEADDR + 0x00000058
|
|
#define GSC3280_REGADDR_I2C_CLR_ACTIVITY GSC3280_I2C_BASEADDR + 0x0000005c
|
|
#define GSC3280_REGADDR_I2C_CLR_STOP_DET GSC3280_I2C_BASEADDR + 0x00000060
|
|
#define GSC3280_REGADDR_I2C_CLR_START_DET GSC3280_I2C_BASEADDR + 0x00000064
|
|
#define GSC3280_REGADDR_I2C_CLR_GEN_CALL GSC3280_I2C_BASEADDR + 0x00000068
|
|
#define GSC3280_REGADDR_I2C_ENABLE GSC3280_I2C_BASEADDR + 0x0000006c
|
|
#define GSC3280_REGADDR_I2C_STATUS GSC3280_I2C_BASEADDR + 0x00000070
|
|
#define GSC3280_REGADDR_I2C_TXFLR GSC3280_I2C_BASEADDR + 0x00000074
|
|
#define GSC3280_REGADDR_I2C_RXFLR GSC3280_I2C_BASEADDR + 0x00000078
|
|
#define GSC3280_REGADDR_I2C_SDA_HOLD GSC3280_I2C_BASEADDR + 0x0000007c
|
|
#define GSC3280_REGADDR_I2C_TX_ABRT_SOURCE GSC3280_I2C_BASEADDR + 0x00000080
|
|
#define GSC3280_REGADDR_SLV_DATA_NACK_ONLY GSC3280_I2C_BASEADDR + 0x00000084
|
|
#define GSC3280_REGADDR_I2C_DMA_CR GSC3280_I2C_BASEADDR + 0x00000088
|
|
#define GSC3280_REGADDR_I2C_DMA_TDLR GSC3280_I2C_BASEADDR + 0x0000008c
|
|
#define GSC3280_REGADDR_I2C_DMA_RDLR GSC3280_I2C_BASEADDR + 0x00000090
|
|
#define GSC3280_REGADDR_I2C_SDA_SETUP GSC3280_I2C_BASEADDR + 0x00000094
|
|
#define GSC3280_REGADDR_I2C_ACK_GENERAL_CALL GSC3280_I2C_BASEADDR + 0x00000098
|
|
#define GSC3280_REGADDR_I2C_ENABEL_STATUS GSC3280_I2C_BASEADDR + 0x0000009c
|
|
#define GSC3280_REGADDR_I2C_FS_SPKLEN GSC3280_I2C_BASEADDR + 0x000000a0
|
|
#define GSC3280_REGADDR_I2C_HS_SPKLEN GSC3280_I2C_BASEADDR + 0x000000a4
|
|
#define GSC3280_REGADDR_I2C_COMP_PARAM_1 GSC3280_I2C_BASEADDR + 0x000000f4
|
|
#define GSC3280_REGADDR_I2C_COMP_VERSION GSC3280_I2C_BASEADDR + 0x000000f8
|
|
#define GSC3280_REGADDR_I2C_COMP_TYPE GSC3280_I2C_BASEADDR + 0x000000fc
|
|
#define GSC3280_REGADDR_I2S_IER GSC3280_I2S_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_I2S_IRER GSC3280_I2S_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_I2S_ITER GSC3280_I2S_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_I2S_CER GSC3280_I2S_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_I2S_CCR GSC3280_I2S_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_I2S_RXFFR GSC3280_I2S_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_I2S_TXFFR GSC3280_I2S_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_I2S_LRBR0 GSC3280_I2S_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_I2S_LTHR0 GSC3280_I2S_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_I2S_RRBR0 GSC3280_I2S_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_I2S_RTHR0 GSC3280_I2S_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_I2S_RER0 GSC3280_I2S_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_I2S_TER0 GSC3280_I2S_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_I2S_RCR0 GSC3280_I2S_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_I2S_TCR0 GSC3280_I2S_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_I2S_ISR0 GSC3280_I2S_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_I2S_IMR0 GSC3280_I2S_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_I2S_ROR0 GSC3280_I2S_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_I2S_TOR0 GSC3280_I2S_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_I2S_RFCR0 GSC3280_I2S_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_I2S_TFCR0 GSC3280_I2S_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_I2S_RFF0 GSC3280_I2S_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_I2S_TFF0 GSC3280_I2S_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_I2S_RXDMA GSC3280_I2S_BASEADDR + 0x000001C0
|
|
#define GSC3280_REGADDR_I2S_RRXDMA GSC3280_I2S_BASEADDR + 0x000001C4
|
|
#define GSC3280_REGADDR_I2S_TXDMA GSC3280_I2S_BASEADDR + 0x000001C8
|
|
#define GSC3280_REGADDR_I2S_RTXDMA GSC3280_I2S_BASEADDR + 0x000001CC
|
|
#define GSC3280_REGADDR_I2S_COMP_PARAM_2 GSC3280_I2S_BASEADDR + 0x000001F0
|
|
#define GSC3280_REGADDR_I2S_COMP_PARAM_1 GSC3280_I2S_BASEADDR + 0x000001F4
|
|
#define GSC3280_REGADDR_I2S_COMP_VERSION GSC3280_I2S_BASEADDR + 0x000001F8
|
|
#define GSC3280_REGADDR_I2S_COMP_TYPE GSC3280_I2S_BASEADDR + 0x000001FC
|
|
#define GSC3280_REGADDR_I2S_DMA_CTRL GSC3280_I2S_BASEADDR + 0x00000200
|
|
#define GSC3280_REGADDR_DDR2_STAT GSC3280_DDR2_BASEADDR+0x00000008
|
|
#define GSC3280_REGADDR_DDR2_INTRSTAT GSC3280_DDR2_BASEADDR+0x0000000c
|
|
#define GSC3280_REGADDR_DDR2_SCTL GSC3280_DDR2_BASEADDR+0x00000004
|
|
#define GSC3280_REGADDR_DDR2_SCFG GSC3280_DDR2_BASEADDR+0x00000000
|
|
#define GSC3280_REGADDR_DDR2_POWSTAT GSC3280_DDR2_BASEADDR+0x00000048
|
|
#define GSC3280_REGADDR_DDR2_MRRSTAT0 GSC3280_DDR2_BASEADDR+0x00000064
|
|
#define GSC3280_REGADDR_DDR2_CMDTSTAT GSC3280_DDR2_BASEADDR+0x0000004c
|
|
#define GSC3280_REGADDR_DDR2_MCMD GSC3280_DDR2_BASEADDR+0x00000040
|
|
#define GSC3280_REGADDR_DDR2_MRRSTAT1 GSC3280_DDR2_BASEADDR+0x00000068
|
|
#define GSC3280_REGADDR_DDR2_MRRCFG0 GSC3280_DDR2_BASEADDR+0x00000060
|
|
#define GSC3280_REGADDR_DDR2_CMDTSTATEN GSC3280_DDR2_BASEADDR+0x00000050
|
|
#define GSC3280_REGADDR_DDR2_POWCTL GSC3280_DDR2_BASEADDR+0x00000044
|
|
#define GSC3280_REGADDR_DDR2_LPDDR2ZQCFG GSC3280_DDR2_BASEADDR+0x0000008c
|
|
#define GSC3280_REGADDR_DDR2_PPCFG GSC3280_DDR2_BASEADDR+0x00000084
|
|
#define GSC3280_REGADDR_DDR2_MCFG1 GSC3280_DDR2_BASEADDR+0x0000007c
|
|
#define GSC3280_REGADDR_DDR2_MSTAT GSC3280_DDR2_BASEADDR+0x00000088
|
|
#define GSC3280_REGADDR_DDR2_MCFG GSC3280_DDR2_BASEADDR+0x00000080
|
|
#define GSC3280_REGADDR_DDR2_DTUAWDT GSC3280_DDR2_BASEADDR+0x000000b0
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD2 GSC3280_DDR2_BASEADDR+0x000000a8
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD3 GSC3280_DDR2_BASEADDR+0x000000ac
|
|
#define GSC3280_REGADDR_DDR2_DTUNE GSC3280_DDR2_BASEADDR+0x0000009c
|
|
#define GSC3280_REGADDR_DDR2_DTUPDES GSC3280_DDR2_BASEADDR+0x00000094
|
|
#define GSC3280_REGADDR_DDR2_DTUNA GSC3280_DDR2_BASEADDR+0x00000098
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD0 GSC3280_DDR2_BASEADDR+0x000000a0
|
|
#define GSC3280_REGADDR_DDR2_DTUPRD1 GSC3280_DDR2_BASEADDR+0x000000a4
|
|
#define GSC3280_REGADDR_DDR2_TCKSRE GSC3280_DDR2_BASEADDR+0x00000124
|
|
#define GSC3280_REGADDR_DDR2_TZQCSI GSC3280_DDR2_BASEADDR+0x0000011c
|
|
#define GSC3280_REGADDR_DDR2_TINIT GSC3280_DDR2_BASEADDR+0x000000c4
|
|
#define GSC3280_REGADDR_DDR2_TDPD GSC3280_DDR2_BASEADDR+0x00000144
|
|
#define GSC3280_REGADDR_DDR2_TOGCNT1U GSC3280_DDR2_BASEADDR+0x000000c0
|
|
#define GSC3280_REGADDR_DDR2_TCKE GSC3280_DDR2_BASEADDR+0x0000012c
|
|
#define GSC3280_REGADDR_DDR2_TMOD GSC3280_DDR2_BASEADDR+0x00000130
|
|
#define GSC3280_REGADDR_DDR2_TEXSR GSC3280_DDR2_BASEADDR+0x0000010c
|
|
#define GSC3280_REGADDR_DDR2_TAL GSC3280_DDR2_BASEADDR+0x000000e4
|
|
#define GSC3280_REGADDR_DDR2_TRTP GSC3280_DDR2_BASEADDR+0x00000100
|
|
#define GSC3280_REGADDR_DDR2_TCKSRX GSC3280_DDR2_BASEADDR+0x00000128
|
|
#define GSC3280_REGADDR_DDR2_TRTW GSC3280_DDR2_BASEADDR+0x000000e0
|
|
#define GSC3280_REGADDR_DDR2_TCWL GSC3280_DDR2_BASEADDR+0x000000ec
|
|
#define GSC3280_REGADDR_DDR2_TWR GSC3280_DDR2_BASEADDR+0x00000104
|
|
#define GSC3280_REGADDR_DDR2_TCL GSC3280_DDR2_BASEADDR+0x000000e8
|
|
#define GSC3280_REGADDR_DDR2_TDQS GSC3280_DDR2_BASEADDR+0x00000120
|
|
#define GSC3280_REGADDR_DDR2_TRSTH GSC3280_DDR2_BASEADDR+0x000000c8
|
|
#define GSC3280_REGADDR_DDR2_TRCD GSC3280_DDR2_BASEADDR+0x000000f8
|
|
#define GSC3280_REGADDR_DDR2_TXP GSC3280_DDR2_BASEADDR+0x00000110
|
|
#define GSC3280_REGADDR_DDR2_TOGCNT100N GSC3280_DDR2_BASEADDR+0x000000cc
|
|
#define GSC3280_REGADDR_DDR2_TMRD GSC3280_DDR2_BASEADDR+0x000000d4
|
|
#define GSC3280_REGADDR_DDR2_TRSTL GSC3280_DDR2_BASEADDR+0x00000134
|
|
#define GSC3280_REGADDR_DDR2_TREFI GSC3280_DDR2_BASEADDR+0x000000d0
|
|
#define GSC3280_REGADDR_DDR2_TRAS GSC3280_DDR2_BASEADDR+0x000000f0
|
|
#define GSC3280_REGADDR_DDR2_TWTR GSC3280_DDR2_BASEADDR+0x00000108
|
|
#define GSC3280_REGADDR_DDR2_TRC GSC3280_DDR2_BASEADDR+0x000000f4
|
|
#define GSC3280_REGADDR_DDR2_TRFC GSC3280_DDR2_BASEADDR+0x000000d8
|
|
#define GSC3280_REGADDR_DDR2_TMRR GSC3280_DDR2_BASEADDR+0x0000013c
|
|
#define GSC3280_REGADDR_DDR2_TCKESR GSC3280_DDR2_BASEADDR+0x00000140
|
|
#define GSC3280_REGADDR_DDR2_TZQCL GSC3280_DDR2_BASEADDR+0x00000138
|
|
#define GSC3280_REGADDR_DDR2_TRRD GSC3280_DDR2_BASEADDR+0x000000fc
|
|
#define GSC3280_REGADDR_DDR2_TRP GSC3280_DDR2_BASEADDR+0x000000dc
|
|
#define GSC3280_REGADDR_DDR2_TZQCS GSC3280_DDR2_BASEADDR+0x00000118
|
|
#define GSC3280_REGADDR_DDR2_TXPDLL GSC3280_DDR2_BASEADDR+0x00000114
|
|
#define GSC3280_REGADDR_DDR2_ECCCFG GSC3280_DDR2_BASEADDR+0x00000180
|
|
#define GSC3280_REGADDR_DDR2_ECCLOG GSC3280_DDR2_BASEADDR+0x0000018c
|
|
#define GSC3280_REGADDR_DDR2_ECCCLR GSC3280_DDR2_BASEADDR+0x00000188
|
|
#define GSC3280_REGADDR_DDR2_ECCTST GSC3280_DDR2_BASEADDR+0x00000184
|
|
#define GSC3280_REGADDR_DDR2_DTUWD0 GSC3280_DDR2_BASEADDR+0x00000210
|
|
#define GSC3280_REGADDR_DDR2_DTUWD1 GSC3280_DDR2_BASEADDR+0x00000214
|
|
#define GSC3280_REGADDR_DDR2_DTUWACTL GSC3280_DDR2_BASEADDR+0x00000200
|
|
#define GSC3280_REGADDR_DDR2_DTULFSRRD GSC3280_DDR2_BASEADDR+0x00000238
|
|
#define GSC3280_REGADDR_DDR2_DTUWD2 GSC3280_DDR2_BASEADDR+0x00000218
|
|
#define GSC3280_REGADDR_DDR2_DTUWD3 GSC3280_DDR2_BASEADDR+0x0000021c
|
|
#define GSC3280_REGADDR_DDR2_DTULFSRWD GSC3280_DDR2_BASEADDR+0x00000234
|
|
#define GSC3280_REGADDR_DDR2_DTURACTL GSC3280_DDR2_BASEADDR+0x00000204
|
|
#define GSC3280_REGADDR_DDR2_DTUWDM GSC3280_DDR2_BASEADDR+0x00000220
|
|
#define GSC3280_REGADDR_DDR2_DTURD0 GSC3280_DDR2_BASEADDR+0x00000224
|
|
#define GSC3280_REGADDR_DDR2_DTURD1 GSC3280_DDR2_BASEADDR+0x00000228
|
|
#define GSC3280_REGADDR_DDR2_DTURD2 GSC3280_DDR2_BASEADDR+0x0000022c
|
|
#define GSC3280_REGADDR_DDR2_DTURD3 GSC3280_DDR2_BASEADDR+0x00000230
|
|
#define GSC3280_REGADDR_DDR2_DTUCFG GSC3280_DDR2_BASEADDR+0x00000208
|
|
#define GSC3280_REGADDR_DDR2_DTUEAF GSC3280_DDR2_BASEADDR+0x0000023c
|
|
#define GSC3280_REGADDR_DDR2_DTUECTL GSC3280_DDR2_BASEADDR+0x0000020c
|
|
#define GSC3280_REGADDR_DDR2_DFIODTCFG1 GSC3280_DDR2_BASEADDR+0x00000248
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLDELAY GSC3280_DDR2_BASEADDR+0x00000240
|
|
#define GSC3280_REGADDR_DDR2_DFIODTRANKMAP GSC3280_DDR2_BASEADDR+0x0000024c
|
|
#define GSC3280_REGADDR_DDR2_DFIODTCFG GSC3280_DDR2_BASEADDR+0x00000244
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYWRLAT GSC3280_DDR2_BASEADDR+0x00000254
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYWRDATA GSC3280_DDR2_BASEADDR+0x00000250
|
|
#define GSC3280_REGADDR_DDR2_DFITRDDATAEN GSC3280_DDR2_BASEADDR+0x00000260
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYRDLAT GSC3280_DDR2_BASEADDR+0x00000264
|
|
#define GSC3280_REGADDR_DDR2_DFITREFMSKI GSC3280_DDR2_BASEADDR+0x00000294
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE0 GSC3280_DDR2_BASEADDR+0x00000270
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE1 GSC3280_DDR2_BASEADDR+0x00000274
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDDLY GSC3280_DDR2_BASEADDR+0x00000288
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE2 GSC3280_DDR2_BASEADDR+0x00000278
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDMIN GSC3280_DDR2_BASEADDR+0x00000280
|
|
#define GSC3280_REGADDR_DDR2_DFITPHYUPDTYPE3 GSC3280_DDR2_BASEADDR+0x0000027c
|
|
#define GSC3280_REGADDR_DDR2_DFIUPDCFG GSC3280_DDR2_BASEADDR+0x00000290
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDMAX GSC3280_DDR2_BASEADDR+0x00000284
|
|
#define GSC3280_REGADDR_DDR2_DFITCTRLUPDI GSC3280_DDR2_BASEADDR+0x00000298
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLEN GSC3280_DDR2_BASEADDR+0x000002b8
|
|
#define GSC3280_REGADDR_DDR2_DFITRSTAT0 GSC3280_DDR2_BASEADDR+0x000002b0
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLEN GSC3280_DDR2_BASEADDR+0x000002b4
|
|
#define GSC3280_REGADDR_DDR2_DFITRCFG0 GSC3280_DDR2_BASEADDR+0x000002ac
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEEN GSC3280_DDR2_BASEADDR+0x000002bc
|
|
#define GSC3280_REGADDR_DDR2_DFISTSTAT0 GSC3280_DDR2_BASEADDR+0x000002c0
|
|
#define GSC3280_REGADDR_DDR2_DFISTPARLOG GSC3280_DDR2_BASEADDR+0x000002e0
|
|
#define GSC3280_REGADDR_DDR2_DFITDRAMCLKEN GSC3280_DDR2_BASEADDR+0x000002d0
|
|
#define GSC3280_REGADDR_DDR2_DFISTPARCLR GSC3280_DDR2_BASEADDR+0x000002dc
|
|
#define GSC3280_REGADDR_DDR2_DFISTCFG0 GSC3280_DDR2_BASEADDR+0x000002c4
|
|
#define GSC3280_REGADDR_DDR2_DFISTCFG1 GSC3280_DDR2_BASEADDR+0x000002c8
|
|
#define GSC3280_REGADDR_DDR2_DFISTCFG2 GSC3280_DDR2_BASEADDR+0x000002d8
|
|
#define GSC3280_REGADDR_DDR2_DFITDRAMCLKDIS GSC3280_DDR2_BASEADDR+0x000002d4
|
|
#define GSC3280_REGADDR_DDR2_DFILPCFG0 GSC3280_DDR2_BASEADDR+0x000002f0
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLDELAY0 GSC3280_DDR2_BASEADDR+0x00000318
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLDELAY1 GSC3280_DDR2_BASEADDR+0x0000031c
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLDELAY2 GSC3280_DDR2_BASEADDR+0x00000320
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLRESP0 GSC3280_DDR2_BASEADDR+0x0000030c
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLRESP1 GSC3280_DDR2_BASEADDR+0x00000310
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLRESP2 GSC3280_DDR2_BASEADDR+0x00000314
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLRESP0 GSC3280_DDR2_BASEADDR+0x00000300
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLDELAY0 GSC3280_DDR2_BASEADDR+0x00000324
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLDELAY1 GSC3280_DDR2_BASEADDR+0x00000328
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLRESP1 GSC3280_DDR2_BASEADDR+0x00000304
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLDELAY2 GSC3280_DDR2_BASEADDR+0x0000032c
|
|
#define GSC3280_REGADDR_DDR2_DFITRWRLVLRESP2 GSC3280_DDR2_BASEADDR+0x00000308
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEDELAY0 GSC3280_DDR2_BASEADDR+0x00000330
|
|
#define GSC3280_REGADDR_DDR2_DFITRCMD GSC3280_DDR2_BASEADDR+0x0000033c
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEDELAY1 GSC3280_DDR2_BASEADDR+0x00000334
|
|
#define GSC3280_REGADDR_DDR2_DFITRRDLVLGATEDELAY2 GSC3280_DDR2_BASEADDR+0x00000338
|
|
#define GSC3280_REGADDR_DDR2_IPTR GSC3280_DDR2_BASEADDR+0x000003fc
|
|
#define GSC3280_REGADDR_DDR2_IPVR GSC3280_DDR2_BASEADDR+0x000003f8
|
|
#define GSC3280_REGADDR_DDR2_CSTAT GSC3280_DDR2_BASEADDR+0x00000488
|
|
#define GSC3280_REGADDR_DDR2_PCFG_0 GSC3280_DDR2_BASEADDR+0x00000400
|
|
#define GSC3280_REGADDR_DDR2_PCFG_1 GSC3280_DDR2_BASEADDR+0x00000404
|
|
#define GSC3280_REGADDR_DDR2_CCFG GSC3280_DDR2_BASEADDR+0x00000480
|
|
#define GSC3280_REGADDR_DDR2_PCFG_2 GSC3280_DDR2_BASEADDR+0x00000408
|
|
#define GSC3280_REGADDR_DDR2_PCFG_3 GSC3280_DDR2_BASEADDR+0x0000040c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_4 GSC3280_DDR2_BASEADDR+0x00000410
|
|
#define GSC3280_REGADDR_DDR2_PCFG_5 GSC3280_DDR2_BASEADDR+0x00000414
|
|
#define GSC3280_REGADDR_DDR2_PCFG_6 GSC3280_DDR2_BASEADDR+0x00000418
|
|
#define GSC3280_REGADDR_DDR2_PCFG_10 GSC3280_DDR2_BASEADDR+0x00000428
|
|
#define GSC3280_REGADDR_DDR2_PCFG_7 GSC3280_DDR2_BASEADDR+0x0000041c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_11 GSC3280_DDR2_BASEADDR+0x0000042c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_8 GSC3280_DDR2_BASEADDR+0x00000420
|
|
#define GSC3280_REGADDR_DDR2_PCFG_12 GSC3280_DDR2_BASEADDR+0x00000430
|
|
#define GSC3280_REGADDR_DDR2_PCFG_9 GSC3280_DDR2_BASEADDR+0x00000424
|
|
#define GSC3280_REGADDR_DDR2_PCFG_13 GSC3280_DDR2_BASEADDR+0x00000434
|
|
#define GSC3280_REGADDR_DDR2_PCFG_14 GSC3280_DDR2_BASEADDR+0x00000438
|
|
#define GSC3280_REGADDR_DDR2_PCFG_15 GSC3280_DDR2_BASEADDR+0x0000043c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_20 GSC3280_DDR2_BASEADDR+0x00000450
|
|
#define GSC3280_REGADDR_DDR2_CCFG1 GSC3280_DDR2_BASEADDR+0x0000048c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_16 GSC3280_DDR2_BASEADDR+0x00000440
|
|
#define GSC3280_REGADDR_DDR2_PCFG_21 GSC3280_DDR2_BASEADDR+0x00000454
|
|
#define GSC3280_REGADDR_DDR2_PCFG_17 GSC3280_DDR2_BASEADDR+0x00000444
|
|
#define GSC3280_REGADDR_DDR2_PCFG_22 GSC3280_DDR2_BASEADDR+0x00000458
|
|
#define GSC3280_REGADDR_DDR2_PCFG_23 GSC3280_DDR2_BASEADDR+0x0000045c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_18 GSC3280_DDR2_BASEADDR+0x00000448
|
|
#define GSC3280_REGADDR_DDR2_PCFG_24 GSC3280_DDR2_BASEADDR+0x00000460
|
|
#define GSC3280_REGADDR_DDR2_PCFG_19 GSC3280_DDR2_BASEADDR+0x0000044c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_30 GSC3280_DDR2_BASEADDR+0x00000478
|
|
#define GSC3280_REGADDR_DDR2_PCFG_25 GSC3280_DDR2_BASEADDR+0x00000464
|
|
#define GSC3280_REGADDR_DDR2_PCFG_31 GSC3280_DDR2_BASEADDR+0x0000047c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_26 GSC3280_DDR2_BASEADDR+0x00000468
|
|
#define GSC3280_REGADDR_DDR2_PCFG_27 GSC3280_DDR2_BASEADDR+0x0000046c
|
|
#define GSC3280_REGADDR_DDR2_PCFG_28 GSC3280_DDR2_BASEADDR+0x00000470
|
|
#define GSC3280_REGADDR_DDR2_PCFG_29 GSC3280_DDR2_BASEADDR+0x00000474
|
|
#define GSC3280_REGADDR_DDR2_DCFG GSC3280_DDR2_BASEADDR+0x00000484
|
|
#define GSC3280_REGADDR_SDIO_CTRL GSC3280_SDIO_BASEADDR+4*0
|
|
#define GSC3280_REGADDR_SDIO_PWREN GSC3280_SDIO_BASEADDR+4*1
|
|
#define GSC3280_REGADDR_SDIO_CLKDIV GSC3280_SDIO_BASEADDR+4*2
|
|
#define GSC3280_REGADDR_SDIO_CLKSRC GSC3280_SDIO_BASEADDR+4*3
|
|
#define GSC3280_REGADDR_SDIO_CLKENA GSC3280_SDIO_BASEADDR+4*4
|
|
#define GSC3280_REGADDR_SDIO_TMOUT GSC3280_SDIO_BASEADDR+4*5
|
|
#define GSC3280_REGADDR_SDIO_CTYPE GSC3280_SDIO_BASEADDR+4*6
|
|
#define GSC3280_REGADDR_SDIO_BLKSIZ GSC3280_SDIO_BASEADDR+4*7
|
|
#define GSC3280_REGADDR_SDIO_BYTCNT GSC3280_SDIO_BASEADDR+4*8
|
|
#define GSC3280_REGADDR_SDIO_INTMASK GSC3280_SDIO_BASEADDR+4*9
|
|
#define GSC3280_REGADDR_SDIO_CMDARG GSC3280_SDIO_BASEADDR+4*10
|
|
#define GSC3280_REGADDR_SDIO_CMD GSC3280_SDIO_BASEADDR+4*11
|
|
#define GSC3280_REGADDR_SDIO_RESP0 GSC3280_SDIO_BASEADDR+4*12
|
|
#define GSC3280_REGADDR_SDIO_RESP1 GSC3280_SDIO_BASEADDR+4*13
|
|
#define GSC3280_REGADDR_SDIO_RESP2 GSC3280_SDIO_BASEADDR+4*14
|
|
#define GSC3280_REGADDR_SDIO_RESP3 GSC3280_SDIO_BASEADDR+4*15
|
|
#define GSC3280_REGADDR_SDIO_MINTSTS GSC3280_SDIO_BASEADDR+4*16
|
|
#define GSC3280_REGADDR_SDIO_RINTSTS GSC3280_SDIO_BASEADDR+4*17
|
|
#define GSC3280_REGADDR_SDIO_STATUS GSC3280_SDIO_BASEADDR+4*18
|
|
#define GSC3280_REGADDR_SDIO_FIFOTH GSC3280_SDIO_BASEADDR+4*19
|
|
#define GSC3280_REGADDR_SDIO_CDETECT GSC3280_SDIO_BASEADDR+4*20
|
|
#define GSC3280_REGADDR_SDIO_WRTPRT GSC3280_SDIO_BASEADDR+4*21
|
|
#define GSC3280_REGADDR_SDIO_GPIO GSC3280_SDIO_BASEADDR+4*22
|
|
#define GSC3280_REGADDR_SDIO_TCBCNT GSC3280_SDIO_BASEADDR+4*23
|
|
#define GSC3280_REGADDR_SDIO_TBBCNT GSC3280_SDIO_BASEADDR+4*24
|
|
#define GSC3280_REGADDR_SDIO_DEBNCE GSC3280_SDIO_BASEADDR+4*25
|
|
#define GSC3280_REGADDR_SDIO_USRID GSC3280_SDIO_BASEADDR+4*26
|
|
#define GSC3280_REGADDR_SDIO_VERID GSC3280_SDIO_BASEADDR+4*27
|
|
#define GSC3280_REGADDR_SDIO_HCON GSC3280_SDIO_BASEADDR+4*28
|
|
#define GSC3280_REGADDR_SDIO_UHS GSC3280_SDIO_BASEADDR+4*29
|
|
#define GSC3280_REGADDR_SDIO_RST GSC3280_SDIO_BASEADDR+4*30
|
|
#define GSC3280_REGADDR_SDIO_BEP GSC3280_SDIO_BASEADDR+4*31
|
|
#define GSC3280_REGADDR_SDIO_BMOD GSC3280_SDIO_BASEADDR+4*32
|
|
#define GSC3280_REGADDR_SDIO_PLDMND GSC3280_SDIO_BASEADDR+4*33
|
|
#define GSC3280_REGADDR_SDIO_DBADDR GSC3280_SDIO_BASEADDR+4*34
|
|
#define GSC3280_REGADDR_SDIO_IDSTS GSC3280_SDIO_BASEADDR+4*35
|
|
#define GSC3280_REGADDR_SDIO_IDINTEN GSC3280_SDIO_BASEADDR+4*36
|
|
#define GSC3280_REGADDR_SDIO_DSCADDR GSC3280_SDIO_BASEADDR+4*37
|
|
#define GSC3280_REGADDR_SDIO_BUFADDR GSC3280_SDIO_BASEADDR+4*38
|
|
#define GSC3280_REGADDR_SDIO_FIFO GSC3280_SDIO_BASEADDR+4*128
|
|
#define GSC3280_REGADDR_GPIO_SWPORTA_DR GSC3280_GPIO_BASEADDR + 0x00000000
|
|
#define GSC3280_REGADDR_GPIO_SWPORTA_DDR GSC3280_GPIO_BASEADDR + 0x00000004
|
|
#define GSC3280_REGADDR_GPIO_SWPORTA_CTL GSC3280_GPIO_BASEADDR + 0x00000008
|
|
#define GSC3280_REGADDR_GPIO_SWPORTB_DR GSC3280_GPIO_BASEADDR + 0x0000000C
|
|
#define GSC3280_REGADDR_GPIO_SWPORTB_DDR GSC3280_GPIO_BASEADDR + 0x00000010
|
|
#define GSC3280_REGADDR_GPIO_SWPORTB_CTL GSC3280_GPIO_BASEADDR + 0x00000014
|
|
#define GSC3280_REGADDR_GPIO_SWPORTC_DR GSC3280_GPIO_BASEADDR + 0x00000018
|
|
#define GSC3280_REGADDR_GPIO_SWPORTC_DDR GSC3280_GPIO_BASEADDR + 0x0000001C
|
|
#define GSC3280_REGADDR_GPIO_SWPORTC_CTL GSC3280_GPIO_BASEADDR + 0x00000020
|
|
#define GSC3280_REGADDR_GPIO_SWPORTD_DR GSC3280_GPIO_BASEADDR + 0x00000024
|
|
#define GSC3280_REGADDR_GPIO_SWPORTD_DDR GSC3280_GPIO_BASEADDR + 0x00000028
|
|
#define GSC3280_REGADDR_GPIO_SWPORTD_CTL GSC3280_GPIO_BASEADDR + 0x0000002C
|
|
#define GSC3280_REGADDR_GPIO_INTEN GSC3280_GPIO_BASEADDR + 0x00000030
|
|
#define GSC3280_REGADDR_GPIO_INTMASK GSC3280_GPIO_BASEADDR + 0x00000034
|
|
#define GSC3280_REGADDR_GPIO_INTTYPE_LEVEL GSC3280_GPIO_BASEADDR + 0x00000038
|
|
#define GSC3280_REGADDR_GPIO_INT_POLARITY GSC3280_GPIO_BASEADDR + 0x0000003C
|
|
#define GSC3280_REGADDR_GPIO_INTSTATUS GSC3280_GPIO_BASEADDR + 0x00000040
|
|
#define GSC3280_REGADDR_GPIO_RAW_INTSTATUS GSC3280_GPIO_BASEADDR + 0x00000044
|
|
#define GSC3280_REGADDR_GPIO_DEBOUNCE GSC3280_GPIO_BASEADDR + 0x00000048
|
|
#define GSC3280_REGADDR_GPIO_PORTA_EOI GSC3280_GPIO_BASEADDR + 0x0000004C
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTA GSC3280_GPIO_BASEADDR + 0x00000050
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTB GSC3280_GPIO_BASEADDR + 0x00000054
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTC GSC3280_GPIO_BASEADDR + 0x00000058
|
|
#define GSC3280_REGADDR_GPIO_EXT_PORTD GSC3280_GPIO_BASEADDR + 0x0000005C
|
|
#define GSC3280_REGADDR_GPIO_LS_SYNC GSC3280_GPIO_BASEADDR + 0x00000060
|
|
#define GSC3280_REGADDR_GPIO_ID_CODE GSC3280_GPIO_BASEADDR + 0x00000064
|
|
#define GSC3280_REGADDR_GPIO_VER_ID_CODE GSC3280_GPIO_BASEADDR + 0x0000006C
|
|
#define GSC3280_REGADDR_GPIO_CONFIG_REG1 GSC3280_GPIO_BASEADDR + 0x00000074
|
|
#define GSC3280_REGADDR_GPIO_CONFIG_REG2 GSC3280_GPIO_BASEADDR + 0x00000070
|
|
#define IRQ_NUM 31
|
|
#define IRQ_BUSERR 30
|
|
#define IRQ_ADC 29
|
|
#define IRQ_GPIO 28
|
|
#define IRQ_WATCHDOG 27
|
|
#define IRQ_TIMER 26
|
|
#define IRQ_PWM 25
|
|
#define IRQ_KEYPAD_WAKE 24
|
|
#define IRQ_KEYPAD 23
|
|
#define IRQ_CAN 22
|
|
#define IRQ_I2C 21
|
|
#define IRQ_I2S 20
|
|
#define IRQ_UART7 19
|
|
#define IRQ_UART6 18
|
|
#define IRQ_UART5 17
|
|
#define IRQ_UART4 16
|
|
#define IRQ_UART3 15
|
|
#define IRQ_UART2 14
|
|
#define IRQ_UART1 13
|
|
#define IRQ_UART0 12
|
|
#define IRQ_PS2_1 11
|
|
#define IRQ_PS2_0 10
|
|
#define IRQ_SCI1 9
|
|
#define IRQ_SCI0 8
|
|
#define IRQ_SPI1 7
|
|
#define IRQ_SPI0 6
|
|
#define IRQ_USB 5
|
|
#define IRQ_LCDC 4
|
|
#define IRQ_MAC 3
|
|
#define IRQ_SDIO 2
|
|
#define IRQ_NFC 1
|
|
#define IRQ_DMA 0
|
|
#define LIB_SMIC013G
|
|
#define CLKDIV_HCLK_WIDTH 3
|
|
#define CLKDIV_PCLK_WIDTH 3
|
|
#define CLKDIV_SDIO_WIDTH 5
|
|
#define CLKDIV_LCDC_WIDTH 6
|
|
#define CLKDIV_I2C_WIDTH 6
|
|
#define CLKDIV_I2S_WIDTH 5
|
|
#define CLKDIV_CAN_WIDTH 5
|
|
#define CLKDIV_SPI0_WIDTH 5
|
|
#define CLKDIV_SPI1_WIDTH 6
|
|
#define CLKDIV_KEYPAD_WIDTH 9
|
|
#define CLKDIV_SCI0_WIDTH 5
|
|
#define CLKDIV_SCI1_WIDTH 5
|
|
#define CLKDIV_PWM0_WIDTH 6
|
|
#define CLKDIV_PWM1_WIDTH 6
|
|
#define CLKDIV_PWM2_WIDTH 6
|
|
#define CLKDIV_PWMR_WIDTH 6
|
|
#define CLKDIV_PS2_0_WIDTH 9
|
|
#define CLKDIV_PS2_1_WIDTH 9
|
|
#define CLKDIV_UART0_WIDTH 6
|
|
#define CLKDIV_UART1_WIDTH 6
|
|
#define CLKDIV_UART2_WIDTH 6
|
|
#define CLKDIV_UART3_WIDTH 7
|
|
#define CLKDIV_UART4_WIDTH 7
|
|
#define CLKDIV_UART5_WIDTH 7
|
|
#define CLKDIV_UART6_WIDTH 6
|
|
#define CLKDIV_UART7_WIDTH 6
|
|
#define CLKDIV_TIMER0_WIDTH 9
|
|
#define CLKDIV_TIMER1_WIDTH 9
|
|
#define CLKDIV_TIMER2_WIDTH 9
|
|
#define CLKDIV_TIMER3_WIDTH 9
|
|
#define CLKDIV_GPIODB_WIDTH 6
|
|
#define CLKDIV_CLKOUT_WIDTH 9
|
|
#define MODCTL0_I2C (1<<0)
|
|
#define MODCTL0_I2S (1<<1)
|
|
#define MODCTL0_CAN (1<<2)
|
|
#define MODCTL0_SPI0 (1<<3)
|
|
#define MODCTL0_SPI1 (1<<4)
|
|
#define MODCTL0_KEYPAD (1<<5)
|
|
#define MODCTL0_SCI0 (1<<6)
|
|
#define MODCTL0_SCI1 (1<<7)
|
|
#define MODCTL0_PWM0 (1<<8)
|
|
#define MODCTL0_PWM1 (1<<9)
|
|
#define MODCTL0_PWM2 (1<<10)
|
|
#define MODCTL0_PWMR (1<<11)
|
|
#define MODCTL0_PS2_0 (1<<12)
|
|
#define MODCTL0_PS2_1 (1<<13)
|
|
#define MODCTL0_UART0 (1<<14)
|
|
#define MODCTL0_UART1 (1<<15)
|
|
#define MODCTL0_UART2 (1<<16)
|
|
#define MODCTL0_UART3 (1<<17)
|
|
#define MODCTL0_UART4 (1<<18)
|
|
#define MODCTL0_UART5 (1<<19)
|
|
#define MODCTL0_UART6 (1<<20)
|
|
#define MODCTL0_UART7 (1<<21)
|
|
#define MODCTL0_TIMER0 (1<<22)
|
|
#define MODCTL0_TIMER1 (1<<23)
|
|
#define MODCTL0_TIMER2 (1<<24)
|
|
#define MODCTL0_TIMER3 (1<<25)
|
|
#define MODCTL0_WDT (1<<26)
|
|
#define MODCTL0_GPIO (1<<27)
|
|
#define MODCTL0_ICTL (1<<28)
|
|
#define MODCTL0_DMA (1<<29)
|
|
#define MODCTL0_NFC (1<<30)
|
|
#define MODCTL0_SDIO (1<<31)
|
|
#define MODCTL1_MAC (1<<0)
|
|
#define MODCTL1_LCDC (1<<1)
|
|
#define MODCTL1_USB (1<<2)
|
|
#define MODCTL1_DDR2 (1<<3)
|
|
#define MODCTL1_SYSCTL (1<<4)
|
|
#define MODCTL1_EMI (1<<5)
|
|
#define MODCTL1_CLKOUT (1<<6)
|
|
#define MODCTL1_APB (1<<7)
|
|
#define MODCTL1_AHB (1<<8)
|
|
#define IOSEL0_CLKOUT (1<<0)
|
|
#define IOSEL0_SDIO (1<<1)
|
|
#define IOSEL0_NF (1<<2)
|
|
#define IOSEL0_UART0 (1<<3)
|
|
#define IOSEL0_UART1 (1<<4)
|
|
#define IOSEL0_UART2 (1<<5)
|
|
#define IOSEL0_UART3_0 (1<<6)
|
|
#define IOSEL0_UART3_1 (1<<7)
|
|
#define IOSEL0_UART4_0 (1<<8)
|
|
#define IOSEL0_UART4_1 (1<<9)
|
|
#define IOSEL0_UART5 (1<<10)
|
|
#define IOSEL0_UART5_TXE0 (1<<11)
|
|
#define IOSEL0_UART5_TXE1 (1<<12)
|
|
#define IOSEL0_UART6 (1<<13)
|
|
#define IOSEL0_UART7 (1<<14)
|
|
#define IOSEL0_CAN_0 (1<<15)
|
|
#define IOSEL0_CAN_1 (1<<16)
|
|
#define IOSEL0_SCI0 (1<<17)
|
|
#define IOSEL0_SCI1_0 (1<<18)
|
|
#define IOSEL0_SCI1_1 (1<<19)
|
|
#define IOSEL0_LCDC (1<<20)
|
|
#define IOSEL0_MAC (1<<21)
|
|
#define IOSEL0_KEYPAD (1<<22)
|
|
#define IOSEL0_I2C (1<<23)
|
|
#define IOSEL0_I2S (1<<24)
|
|
#define IOSEL0_PS2_0 (1<<25)
|
|
#define IOSEL0_PS2_1 (1<<26)
|
|
#define IOSEL0_PWM (1<<27)
|
|
#define IOSEL0_SPI0 (1<<28)
|
|
#define IOSEL0_SPI1 (1<<29)
|
|
#define IOSEL0_EMI (1<<30)
|
|
#define IOSEL0_JTAG (1<<31)
|
|
#define IOSEL1_USB (1<<0)
|
|
#define DMA_MEM_BASEADDR_NFC 0x04000000
|
|
#define DMA_MEM_BASEADDR_SDIO 0x05000000
|
|
#define DMA_MEM_BASEADDR_MAC 0x06000000
|
|
#define DMA_MEM_BASEADDR_LCDC 0x07000000
|
|
#define DMA_MEM_BASEADDR_USB 0x08000000
|
|
#define DMA_MEM_BASEADDR_M2M 0x09000000
|
|
#define DMA_MEM_BASEADDR_SPI1 0x0A000000
|
|
#define DMA_MEM_BASEADDR_EMI 0x0B000000
|
|
#define UPCTL_MEM_RAW 14
|
|
#endif
|